4位全加器和4位计数器的testbench仿真程序+实例程序包自取
2022-12-21 22:52:24 3KB verilog
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使用 D 触发器的 7 位计数器设计
2022-11-13 22:13:40 17KB matlab
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FPGA 在vivado平台上利用veilog语言实现24位计数功能
2022-11-04 09:51:47 65KB 24位计数器 vivado的cnt
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FPGA与数字系统设计:实验四 32位计数器.doc
2022-06-08 22:06:05 1.49MB fpga开发 文档资料
本人亲自仿真无误的verilog十进制计数器,程序有中文说明容易读懂,可直接用MOdelsim打开。十进制带进位加计数器
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用单片机控制的秒表计数器、由89C51控制、、两个数码管显示
2021-12-13 11:04:27 29KB 99
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异步复位十位计数器verilog HDL语言程序以及仿真下载
2021-12-11 16:14:52 165KB 异步复位 十位计数器 verilog HDL
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本程序是基于VHDL的四位计数器,适用刚刚接触数字系统设计群体
2021-11-10 19:37:21 494B VHDL 计数器
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Quartus ii 13.0 与 Verilog实现8位计数器,Modelsim仿真,有testbench。
2021-11-05 23:16:09 2.95MB Quartus ii Verilog 计数器
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用at89c51做的一个两位加减计数器 有proteus仿真图 源程序代码 以及hex文件 源程序用c语言写的
2021-10-31 23:34:47 17KB 单片机 计数器
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