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dvkit:基于Eclipse的IDE进行
设计验证
任务-开源
DVKit为常见的
设计验证
任务提供了基于Eclipse的集成开发环境(IDE),例如开发SystemVerilog,C ++,TCL,Python和Shell代码
2024-02-06 13:46:08
385.65MB
开源软件
1
SystemVerilog-Implementation-of-DDR3-Controller:该控制器通过符合Micro数据手册规格的状态机结构通过Verilog实现,并连接到预定义的DDR3存储器。 通过专门的测试平台可以成功进行
设计验证
,并通过SystemVerilog接口将其连接到提供的AHB
DDR3控制器的SystemVerilog实现 这是一个小组项目。 该控制器通过符合Micro数据手册规格的状态机结构通过Verilog实现,并连接到预定义的DDR3存储器。 通过专门的测试平台可以成功进行
设计验证
,并通过SystemVerilog接口将其连接到提供的AHB。 top.sv顶部模块 ddr3_controller.sv ddr3内存控制器 st_defs.svh ddr3_controller.sv的参数,控制器状态 intf.sv连接ddr3_controller.sv和ddr3.v的接口 ddr3.v给定的ddr3内存 1024Mb_ddr3_parameters.vh ddr3.v的给定参数 sg093.v ddr3.v的给定参数 defs.svh ddr3.v的给定参数
2022-08-24 16:32:28
48KB
Verilog
1
基于UVM的AHB总线SRAM控制器
设计验证
平台设计
1、设计基于AHB总线的SRAM读写控制器:根据AHB总线输入hsize与haddr自动选择块与片选,在原有基础上,增加了8位数据与16位数据深度,即当hsize选择8位数据传输时,数据深度为8*8k=2^16,当选择16位时,数据深度为4*8k=2^15,当数据为32位时,深度与原有一样为2*8k=2^14。 2、设计基于UVM的验证框架:设计两级sequencer与sequence分别控制读写、设计两个case分别为边写边读与写满读空。
2022-08-11 21:03:36
1.28MB
UVM
数字IC
数字IC验证
1
soc asic
设计验证
和测试方法学.rar
本书阐述了设计系统芯片(SOC)所需的新的设计、验证和测试方法学,其基本原理同样适合于超大规模专用集成电路芯片(ASIC)的设计。本书适合IC设计领域的科技人员,高校相关专业大学生和研究生。本书的具体内容有:集成电路发展史及SOC设计所面临的挑战;SOC设计、SOC模型。
2022-06-12 16:47:12
8.25MB
soc
设计验证
芯片测试
测试方法学
1
AHB-SRAM
设计验证
AHB-SRAM
设计验证
2022-05-04 19:23:19
11KB
IC验证
1
SRAM控制器--设计---验证.doc
sram控制器的设计与验证 sram IC 设计 验证
2022-03-16 09:27:28
1.71MB
IC
验证
设计
verilog
1
CDC Seminar Apr 2014 - c2.pdf(IC设计跨时钟域检查)
CDC Seminar Apr 2014 - c2.pdf(IC设计跨时钟域检查)
2022-03-07 20:45:11
3.55MB
IC设计验证
跨时钟域检查
1
soc asic
设计验证
和测试方法学
集成电路SoC设计介绍,介绍不同SoC设计模型,和设计分层概念;介绍SoC
设计验证
相关知识,同时,介绍了SoC测试需要掌握的知识和相关工具...
2021-12-22 15:11:46
8.4MB
SoC,系统建模
1
数字ic
设计验证
+uvm+sv
数字ic设计相关的学习书籍,包含了验证+uvm+sv学习书籍的pdf,非常实用的入门书籍;sv语法;uvm验证平台搭建
2021-10-11 09:26:23
58.97MB
uvm
1
设计与验证:Verilog-光盘
为书籍《验证与设计:verilog》所附光盘中内容,包含书中所有示例的源代码,作为初学Verilog HDL语言的指导巩固还不错。
2021-08-23 09:22:39
1.79MB
Verilog
设计
验证
1
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