TEC-2000教学计算机仿真软件(16位机组合逻辑)/16位机组合逻辑模拟程序可以仿真实验箱的基本指令和扩展指令，完成计算机组成原理课程的相关实验
2024-05-17 16:30:12
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1．3-8译码器的设计和实现。
2．4位并行进位加法器的设计和实现。
3．两输入4位多路选择器的设计和实现。
4．拓展：3输入多数表决器设计和实现。
实验要求如下：
1．采用Verilog语言设计，使用门级方式进行描述。
2．编写仿真测试代码。
3．编写约束文件，使输入、输出信号与开发板的引脚对应。
4．下载到FPGA开发板，拨动输入开关，观察Led灯的显示是否符合真值表。
2023-11-23 15:23:33
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1．逻辑输入采用实验箱的K1-K11，逻辑输出接L1-L10。测试实验箱上的HD74LS04P（非门）、SN74LS32N（或门）、SN74LS00N（与非门）、SN74HC86N（异或门）、SN74HC153（数据选择器、多路复用器）的逻辑功能。
2．采用小规模逻辑器件设计一位数据比较器：设一位数据比较器的输入为A、B，比较A>B，A=B，A
2023-11-23 15:15:10
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数字电路根据逻辑功能的不同特点，可以分成两大类，一类叫组合逻辑电路（简称组合电路），另一类叫做时序逻辑电路（简称时序电路）。
1．组合逻辑概念组合逻辑电路在逻辑功能上的特点是任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关，不涉及对信号跳变沿的处理，无存储电路，也没有反馈电路。通常可以通过真值表的形式表达出来。
2．组合逻辑的Verilog HDL 描述根据组合逻辑的电路行为，可以得到两种常用的RTL 级描述方式。第一种是always 模块的触发事件为电平敏感信号列表；第二种就是用assign 关键字描述的数据流赋值语句。
（1）always 模块的敏感表为电平敏感信号的电路always模块的敏感列表为所有判断条件信号和输入信号，但一定要注意敏感列表的完整性。在always 模块中可以使用if、case 和for 等各种RTL 关键字结构。由于赋值语句有阻塞赋值和非阻塞赋值两类，建议读者使用阻塞赋值语句“=”。always 模块中的信号必须定义为reg 型，不过最终的实现结果中并没有寄存器。这是由于在组合逻辑电路描述中，将信号定义为reg型，只是为了满足语法要求。
（
2023-09-11 09:14:49
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1．加深理解组合逻辑电路的特点和一般分析方法；
2．熟悉组合逻辑电路的设计方法；
3．验证半加器、全加器的功能。
2022-12-31 14:18:30
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