电子科技大学计算机组成原理实验课1-实验3：Verilog组合逻辑设计

### 电子科技大学计算机组成原理实验课1—实验3：Verilog组合逻辑设计 #### 实验概述 本次实验主要围绕组合逻辑电路的设计与实现展开，利用Verilog硬件描述语言结合ISE软件进行具体操作。通过三个典型实例——3-8译码器、4位并行进算加法器以及两输入4位多路选择器的设计与仿真，深入理解组合逻辑电路的工作原理及其在实际应用中的重要性。 #### 实验目的 1. 掌握使用ISE软件进行硬件电路设计的基本流程。 2. 熟悉Verilog语言，并能够运用其完成组合逻辑电路的设计。 3. 学会编写仿真测试代码，验证电路功能的正确性。 #### 实验内容详解 ##### 1. 3-8译码器的设计与实现 - **原理**：3-8译码器是一种常见的数字电路组件，用于将三位二进制输入转换为八个独立的输出线之一。当输入特定的三位二进制码时，对应的输出线被激活，其余输出线保持非活动状态。本次实验使用的74x138译码器是一种输出低有效的3-8译码器，即当输入有效时，输出端中仅有一个为低电平(0)，其他均为高电平(1)。 - **真值表**： | G1 | G2A_L | G2B_L | C | B | A | Y7_L | Y6_L | Y5_L | Y4_L | Y3_L | Y2_L | Y1_L | Y0_L | |----|-------|-------|---|---|---|------|------|------|------|------|------|------|------| | x | 1 | x | x | x | x | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | | 1 | x | 1 | x | x | x | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | | 1 | 1 | 1 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 1 | | 1 | 1 | 1 | 0 | 0 | 1 | 0 | 0 | 0 | 0 | 0 | 0 | 1 | 0 | | ...| ... | ... |...|...|...| ... | ... | ... | ... | ... | ... | ... | ... | - **函数表达式**： - \(Y0_L=(G \cdot C’ \cdot B’ \cdot A’)\) - \(Y1_L=(G \cdot C’ \cdot B’ \cdot A)\) - \(Y2_L=(G \cdot C’ \cdot B \cdot A’)\) - \(Y3_L=(G \cdot C’ \cdot B \cdot A)\) - \(Y4_L=(G \cdot C \cdot B’ \cdot A’)\) - \(Y5_L=(G \cdot C \cdot B’ \cdot A)\) - \(Y6_L=(G \cdot C \cdot B \cdot A’)\) - \(Y7_L=(G \cdot C \cdot B \cdot A)\) - **逻辑电路图**：根据上述函数表达式，绘制出3-8译码器的逻辑电路图。 ##### 2. 4位并行进位加法器的设计与实现 - **原理**：并行进位加法器是一种能够同时计算多位数字加法的组合逻辑电路。4位并行进位加法器由多个一位全加器级联而成，每个全加器接收两个输入位及一个来自低位的进位位，并产生一个输出位和一个新的进位位。本次实验中，进位生成函数和进位传递函数分别为\(G_n = A_nB_n\)和\(P_n=A_n+B_n\)。 - **函数表达式**： - 进位生成函数：\(G_n = A_nB_n\) - 进位传递函数：\(P_n=A_n+B_n\) - 进位信号：\(C_n=G_n+P_nC_{n-1}\) - 结果信号：\(S_n=C_{n-1}⊕(A_n⊕B_n)\) - **逻辑电路图**：根据以上公式，设计出4位并行进位加法器的逻辑电路图。 ##### 3. 两输入4位多路选择器的设计与实现 - **原理**：多路选择器是一种可以根据控制信号从多个输入中选择一个输出的组合逻辑电路。本实验中的2输入4位多路选择器有两条数据输入通道和一条控制信号输入，根据控制信号的不同选择一条数据通道作为输出。 - **真值表**： | D0 | D1 | S | Y | |----|----|---|---| | 0 | 0 | 0 | 0 | | 0 | 0 | 1 | 0 | | 0 | 1 | 0 | 0 | | 0 | 1 | 1 | 1 | | 1 | 0 | 0 | 1 | | 1 | 0 | 1 | 0 | | 1 | 1 | 0 | 1 | | 1 | 1 | 1 | 1 | - **函数表达式**：\(Y = S' \cdot D_0 + S \cdot D_1\) - **逻辑电路图**：根据上述真值表和函数表达式，绘制出两输入4位多路选择器的逻辑电路图。 #### 实验器材 - PC机 - Windows XP操作系统 - Xilinx ISE 14.7开发工具 #### 实验步骤 1. **建立新工程**：在ISE软件中创建新的工程项目。 2. **原理图或代码输入**：根据实验内容，使用Verilog语言编写相应的电路设计代码。 3. **设计仿真**：编写仿真测试代码，对电路进行功能验证。 #### 关键源代码 - **74X138 译码器** - **设计代码**：直接在ISE中输入3-8译码器的Verilog代码。 - **仿真测试代码**：编写测试代码，设置不同的输入值并观察输出变化。 - **仿真结果**：通过仿真结果分析译码器的功能是否正确。 - **4位并行进位加法器 74X283** - **设计代码**：使用Verilog语言编写4位并行进位加法器的代码。 - **仿真测试代码**：编写测试代码，验证加法器的功能正确性。 - **仿真结果**：通过仿真结果分析加法器的功能是否正确。 通过这次实验，学生不仅能够掌握Verilog语言的基本语法，还能深入了解组合逻辑电路的设计原理和工作方式，为进一步学习更复杂的数字系统设计打下坚实的基础。