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ZYNQ基本流程程序固化及下载方法,含工程文件
ZYNQ初学者
2024-01-21 22:22:57
45.61MB
ZYNQ
Verliog
程序固化
1
verliog
实现ILI9320/ILI9325 TFTLCD代码
代码中修改一个参数就可以实现两种屏之间的切换
2022-05-14 21:54:30
3.16MB
verilog
TFTLCD
ILI9320
ILI934125
1
EDA_TEST.zip
VERLIOG
资源,包含六个实验,是时钟,任意小数分频,状态机,矩阵键盘,电子琴,VGA,加油吧,后浪们! (小心cll让你消抖!)
2021-12-28 20:02:16
59.74MB
EDA
VERLIOG
时钟
小数分频
1
三段式状态机思维陷阱
三段式状态机常见思维陷阱,避免设计时序错误
2021-12-24 18:35:11
124KB
verliog
1
FPGA关于时钟的讨论.pdf
FPGA时钟必学
2021-10-21 21:06:21
300KB
fpga
verliog
1
verliog
串口程序
一份uart的
verliog
程序,相对网上的各种uart程序,这个程序精简易读,可以自由配置波特率和奇偶校验
2021-10-13 14:05:49
8KB
verliog
uart
1
非常多功能的时钟FPGA(基于
verliog
).zip
电子科技大学数电课程设计满分项目,含有秒表,计时,闹钟,音乐,等等一系列的功能,包含你目前所有资源中类似项目的功能
2021-06-22 16:32:16
10.44MB
verilog
1
FIR数字滤波器
设计一个1MHz的FIR低通滤波器。 ① 时钟信号频率16MHz; ② 输入信号位宽8bits,符号速率16MHz;
2021-05-23 20:06:10
52KB
verliog
1
ALU
verliog
代码
这是使用verilog编写的ALU的代码
2021-04-15 00:30:04
488KB
计算机组成
ALU
verilog代码
1
verliog
设计实现实时时钟DS1302的驱动工程源码,quartus11.0G工程文件,FPGA为CYCLONE4E ep4ce15f17c8.rar
verliog
设计实现实时时钟DS1302的驱动工程源码,quartus11.0G工程文件,FPGA为CYCLONE4E ep4ce15f17c8,可以做为你的设计参考。
2021-02-26 09:05:24
3.52MB
verliog实时时钟DS130
DS1302的驱动工程源码
实时时钟DS1302
verliog设计实现
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