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电子科技大学数字逻辑综合实验:实验1-中小规模组合逻辑设计.pdf
电子科技大学数字逻辑综合实验:实验1-中小规模组合逻辑设计.pdf
上传者:
45151415
|
上传时间: 2023-11-23 15:15:10
|
文件大小: 1.84MB
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文件类型: PDF
数字逻辑
Verilog
1.逻辑输入采用实验箱的K1-K11,逻辑输出接L1-L10。测试实验箱上的HD74LS04P(非门)、SN74LS32N(或门)、SN74LS00N(与非门)、SN74HC86N(异或门)、SN74HC153(数据选择器、多路复用器)的逻辑功能。 2.采用小规模逻辑器件设计一位数据比较器:设一位数据比较器的输入为A、B,比较A>B,A=B,A
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