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altera三速以太网IP核并编译仿真

altera三速以太网IP核并编译仿真，使用modelsim软件，方便开发使用！

2022-04-05 23:54:46 813KB altera tse IP核 编译仿真

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altera 三速以太网 IP 核user guide

altera 三速以太网 IP 核user guide，官方资料，很全面，如果开发遇到问题也可以找我问

2021-09-23 13:55:18 2.38MB altera ip ethernet user

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三速以太网megacore使用指南

三速以太网megacore使用指南，包括如何利用quartus II产生ipcore

2021-09-16 18:10:55 137KB 三速以太网megacore使用指南

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verilog代码适配xilinx三速以太网UDP_IP

基于开源代码修改，原代码网络IP头部计算错误，移除mac部分，适配xilinx三速以太网ip，已验证

2021-09-11 09:07:12 22KB udp

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基于FPGA三速以太网的实现（UDP通信）

本代码是基于Altera Arria ii ep2agx65芯片实现的100M/1000M网代码，主要完成fpga向PC的UDP发送实现（verilog)

2021-07-09 15:53:48 1.55MB 三速以太网 FPGA(verilog)

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de2115开发板例程

这份工程是以de2115为开发平台开发的千兆以太网通信例程，采用的是三速以太网ip核，rgmii接口

2021-05-29 19:26:18 80.94MB 千兆以太网 fpga 三速以太网 rgmii

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