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多功能数字钟的设计实验报告

本文利用 Verilog HDL 语言的设计方法设计多功能数字钟，并通过 vivado 2016.3 完成综合实现。此程序通过下载到 FPGA 芯片后，可应用于实际的数字钟显示中，实现了基本的计时显示（时分到分秒的切换）和设置，调整时间，闹钟设置的功能。

2021-11-21 01:13:41 1.3MB Verilog FPGA

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sdram控制器

sdram控制器突发读写，硬件设计向sdram中写数据，从SDRAM的起始地址开始写，写完后读出 sdram总容量：8MX16X4bank 8M指1个L-bank存储单元的数目:8X1024X1024 16指sdram的数据位宽 4bank指L-bank的数目

2021-11-16 19:18:17 5.35MB sdram verilog FPGA

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无符号乘法器累加器

Verilog HDL中的一个8比特无符号乘法器累加器设计，它具有寄存I/O端口，支持同步装入。综合工具能够探测HDL代码中的乘法器累加器设计，自动推断出altmult_accum宏功能，提供最优结果。

2021-11-16 12:15:59 557B verilog FPGA

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计算机组成原理——八位移位寄存器上机报告

计算机组成原理上机报告，Verilog语言实现8位移位寄存器，并且仿真波形。实验环境为Quartus II，编程语言Verilog，文档排版使用LaTeX，内附LaTeX源文件，可修改。

2021-11-14 18:49:18 3.1MB Verilog FPGA

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基于FPGA Verilog的并行乘法器设计

Verilog 串行流水线式DSP乘法器设计，代码通过仿真以及下板调试，从输入到输出只用了三个时钟周期

2021-11-11 23:10:33 2KB Verilog FPGA DSP

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Visio画时序组件.zip

visio 画timming时序时，需要用这样的组件

2021-11-11 16:11:03 161KB visio timming verilog fpga

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verilog fpga SPI协议读取加速度计ADXL345

verilog语言 fpga 50Mhz时钟 1600Hz SPI协议读取加速度计ADXL345

2021-11-08 11:05:09 14KB verilog fpga adxl345 spi

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UDP千兆网传输FPGA代码 verilog

在FPGA平台下实现UDP网络传输，代码用的verilog，比较详细，值得一看，提供给需要的同志们。仅供参考。

2021-11-04 11:37:31 637KB UDP 千兆网 verilog FPGA

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哈尔滨工业大学的数电大作业 [FPGA]Verilog源码+实验报告 Basys2开发板制作电子骰子数电大作业适用

2021-11-02 17:01:36 184KB 数电 Verilog FPGA Basys2

testbench自动对比代码（以SPI_master为例）.rar

借鉴UVM的测试方法，在tb中将初始数据和结果数据写入txt文件，处理完成后，读出来，进行逐一对比，并打印结果。无需肉眼一一对比，将结果用计算机自动对比，减少人工工作量，提高了准确率。

2021-10-27 18:00:43 1.97MB testbench自动对比 verilog fpga

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