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无符号乘法器累加器
无符号乘法器累加器
上传者:
huangminching
|
上传时间: 2021-11-16 12:15:59
|
文件大小: 557B
|
文件类型: -
verilog
FPGA
Verilog HDL中的一个8比特无符号乘法器累加器设计,它具有寄存I/O端口,支持同步装入。综合工具能够探测HDL代码中的乘法器累加器设计,自动推断出altmult_accum宏功能,提供最优结果。
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评论信息
qq_35146123 :
我还以为是另一个版本,在 官网免费下载的,一个样https://www.intel.cn/content/www/cn/zh/programmable/support/support-resource
2019-05-04
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