清华大学电子系微机原理课程设计题目。4人合作完成。 包含CPU的VHDL、Verilog源代码、仿真文件、波形结果、系统框图、实验报告、以及一个简易汇编器的源代码和可执行文件。 Quartus仿真实现了32位RISC微处理器，支持数据处理（包括乘除法），数据传送，子程序调用，中断及跳转。时序仿真主频可达70MHz。 采用Tomasulo算法处理指令流水中的数据相关，并提出了一种对Tomasulo就够的改进。设计了Cache结构提高访存效率。

Computer Organization and Design_ The Hardware Software Interface [RISC-V Edition] 英文文字版，经典教材

一个微型、可定制和高度可扩展的 MCU 级 32 位 RISC-V 软核 CPU 和类似微控制器的 SoC，以独立于平台的 VHDL 编写。 NEORV32 处理器是一种可定制的类似微控制器的片上系统 (SoC)，它基于 NEORV32 RISC-V CPU。该项目旨在作为大型 SoC 设计中的辅助处理器，或作为现成的独立定制微控制器，甚至可以安装到运行频率为 +24 MHz 的 Lattice iCE40 UltraPlus 5k 低功耗和低密度 FPGA 中。 特别关注执行安全，以随时提供定义和可预测的行为。因此，CPU 确保所有内存访问都得到确认，并且不会执行无效/格式错误的指令。每当发生意外情况时，应用程序代码都会通过精确和可恢复的硬件异常通知。 主要特征 一体式封装：CPU + SoC +软件框架和工具 完全用行为的、平台无关的 VHDL 描述 -没有特定于平台的原语、宏、属性等。 广泛的配置选项，用于使处理器适应应用程序的要求 高度可扩展的硬件——在 CPU、处理器和系统级别 更多详情、使用方法，请下载后阅读README.md文件

这是 Atmel AVR 设备的标准库以及 AVR-GCC 编译器。 该库包含 ISO C 标准所需的大部分功能，但wchar_t支持除外。它还包含许多针对 AVR 控制器系列的辅助功能。此外，它包括可定制的启动代码，可以与 GNU binutils 提供的链接器脚本一起工作，因此对于大多数 AVR 应用程序，通常不需要为此目的提供特定于项目的文件。 更多详情、使用方法，请下载后阅读README.md文件

bex 是用 SystemVerilog 编写的生产级开源 32 位 RISC-V CPU 内核。CPU 内核高度可参数化，非常适合嵌入式控制应用。Ibex 正在接受广泛的验证，并且已经看到多个流片。Ibex 支持整数 (I) 或嵌入式 (E)、整数乘除法 (M)、压缩 (C) 和 B（位操作）扩展。 下面的框图显示了带有 2 级流水线的小参数化。 Ibex 最初是作为PULP 平台的一部分以“零风险” 的名义开发的，并已贡献给lowRISC，后者对其进行维护和进一步开发。它正在积极开发中。 配置 Ibex 提供了多种配置参数，以满足各种应用场景的需求。这些选项包括乘法器单元架构的不同选择，以及一系列性能和安全特性。下表显示了一些选定配置的性能、面积和验证状态。这些是 lowRISC 专注于性能评估和设计验证的配置（请参阅支持的配置）。 更多详情、使用方法，请下载后阅读README.md文件

实现一个什么都不能做的嵌入式操作系统，这是自己写的一个最简单的嵌入式操作系统。

RISC-V 32i CPU和汇编器 这是HKUST ELEC-5140高级计算机体系结构的课程项目材料之一，鼓励学生增强结构模型并改善其性能。 该项目正在运行，由维护。 任何讨论或建议，将不胜感激！ 项目树 RV32i目录包含一个用verilog编写的RISC-V CPU的Vivado项目，该项目实现了5级单问题处理器，支持31条基本指令。 RISC-V_Assembler目录包含一个汇编程序，用于将RISC-V指令汇编转换为十六进制格式，可以在Vivado仿真过程中通过$readmemh轻松将其直接直接加载到指令存储器中。 测试目录包含以RV32i程序集编写的基准。 Vec_Mul是一个基本的编码示例。 组装手册 该汇编器支持什么： R型： add s1, t1, t2 # s1 = t1 + t2 I型： slti s1, t1, 3 # if t1 < 3: s1 = 1

基于FPGA和电子设计自动化技术，采用模块化设计的方法和VHDL语言，设计一个基于FPGA的RISC微处理器。该微处理器主要由控制器、运算器和寄存器组成，具有指令控制、操作控制、时间控制和数据加工等基本功能，其指令长度为16位定长，采用立即寻址和直接寻址两种方式。仿真结果表明，基于FPGA的RISC微处理器的时钟频率为23.02MHz，且功能完全达到设计要求。

1、VHDL 2、微处理器仿真 3、流水线 4、数据冒险 5、重排序

众核技术已成为当前处理器体系结构发展的必然趋势，如何对众核处理器设计进行有效而充分的验证，成为当今IC设计验证领域的研究热点之一，也是众核处理器芯片能否成功流片的关键因素之一。目前工业界采用基于仿真的验证作为主要的验证方式，重点介绍了以覆盖率为导向的RISC众核处理器的功能验证环境的整体设计，提出了“被动式”的验证思想，并采用“软硬件协同验证”的策略，最终达到每条指令都比对通过的验证目标，辅以后期阶段所引入的时序验证策略和功耗评估策略，完整地提出了一套芯片验证平台搭建和验证功能实现的方法流程。