MT7621+MT7615D 高功率参考设计

与教程--FPGA基础入门【9】开发板外部存储器DDR2访问--相应的源代码。 根目录包含： 1. 相关文档，nexys4ddr_rm.pdf是开发板文档；1Gb_DDR2是DDR2芯片文档；ug586_7Series_MIS.pdf是与Xilinx MIG IP相关的文档 2. src/包含所有源代码 3. sim/包含所有仿真所需文件（库文件过大需要自己从Vivado编译） 4. ddr2/包含Vivado 工程文件

海力士 DDR Datasheet

DDR2内存条简介，DDR2 DDR2（Double Data Rate 2） SDRAM是由JEDEC（电子设备工程联合委员会）进行开发的新生代内存技术标准，它与上一代DDR内存技术标准最大的不同就是，虽然同是采用了在时钟的上升/下降延同时进行数据传输的基本方式，但DDR2内存却拥有两倍于上一代DDR内存预读取能力（即：4bit数据读预取）。换句话说，DDR2内存每个时钟能够以4倍外部总线的速度读/写数据，并且能够以内部控制总线4倍的速度运行。

基于FPGA与DDR2 SDRAM的高速ADC采样数据缓冲器设计.pdf

基于FPGA的DDR2 PHY层控制器设计.pdf

1 千兆位 (1Gb) 双倍数据速率 2 (DDR2) DRAM 是一种高速 CMOS 双倍数据速率 2 SDRAM 包含 1,073,741,824 位。它在内部配置为八进制存储体 DRAM。 1Gb 芯片组织为 32Mbit x 4 I/O x 8 bank、16Mbit x 8 I/O x 8 bank 或 8Mbit x 16 I/O x 8 bank 设备。这些 同步器件可实现高达 1066 Mb/sec/pin 的高速双倍数据传输速率，适用于一般应用。 该芯片旨在符合所有关键的 DDR2 DRAM 关键特性：(1) 具有附加延迟的已发布 CAS，(2) 写入 延迟 = 读取延迟 -1，(3) 正常和弱强度数据输出驱动器，(4) 可变数据输出阻抗 (5) ODT (On-Die Termination) 功能。 所有控制和地址输入都与一对外部提供的差分时钟同步。输入是 锁存于差分时钟的交叉点（CK 上升和 CK 下降）。所有 I/O 均与单端同步 源同步方式中的 DQS 或差分 DQS 对。用于 x4/x8 组织组件的 13 位地址总线 x16 组件的 12 位地址总线用于传送行、列和组地址设备。 这些器件采用 1.8V ± 0.1V 单电源供电，采用 BGA 封装。

JESD标准规范，包括DDR、DDR2、DDR3、DDR4四种内存颗粒的设计规范

micron ddr2 仿真模型 verilog版本

DDR2 操作时序规范中文版。。。。。。。