riscv-simple-sv 这是用于教学目的的简单RISC V（rv32i）内核的集合。 它们是用SystemVerilog的子集编写的，是开源硬件综合框架和理解的， 是C ++编译器的开源Verilog。 该实现非常简单，没有麻烦，并且已明智地进行了模块化，因此综合工具生成的原理图是可读的。 当前实现了三个核心： 单周期内核（每个周期一条指令，单独的指令和数据总线）， 多周期内核（每条指令多个周期，一条存储器总线，一个加法器）， 流水线核心（五级流水线）。 单周期内核改编自 。 已对代码结构进行了修改，以提高可读性，并修复了一些错误。 测验 核心使用。

Visual SVN 64位客户端及中文语言包，LanguagePack_1.8.4.24972-x64-zh_CN.msi、TortoiseSVN-1.8.4.24972-x64-svn-1.8.5.msi

用于深度学习的SVR的最新版实现工具包，帮助实现非线性回归或者预测，可以在python matlab等环境实现

本文以VMM 库为例，阐述了如何在SystemVerilog 中使用随机化函数来编写高效率 的测试代码，重点介绍了可重用验证函数库的使用方法，以帮助读者理解如何使用 SystemVerilog 高效率地完成复杂的设计验证。

手上有纸质板的 Systermverilog 验证第二版（中文），看着比较晦涩，荡了个英文版，看着容易懂多了，现分享给大家！！

第四节 Questasim中覆盖率统计 在做验证的最后一步，需要输出覆盖率的报告，通过该报告，我们能够得到 当前各个文件和各个模块的覆盖率情况，从而能够修正下一步给 DUT施加的激 励。同时，该报告也是我们验证工作的一个总结和一个指标性的要求。在通常的 验证中，验证工程师需要覆盖到 95%的代码、分支以及状态。 下面我们来看看如何输出覆盖率报告。 首先，我们需要在验证工程的编译过程中加上–cover 这个参数。通过 该参数使能编译器运行过程中所有设计单元的许多覆盖率信息。这里仅介绍部分 重要的参数含义。 该参数 spec的选择为下面的一个或多个。 b—收集分支统计数据。 c—收集条件统计数据。 e—收集表达式统计数据。 s—收集状态统计数据。

SV-X3E系列伺服驱动器龙游同动功能使用手册

systemVerilog的学习PPT

基于opencv3.3获取图片某点处RGB及HSV值完整工程

行业分类-作业装置-一种基于SVM的无线终端安全接入方法.7z