计算机组成原理课程作业：使用verilog完成
1、完成四十余条MIPS指令；
2、使用五级流水线；
3、单发射，无cache，无分支预测，使用延迟槽；
4、含测试代码和说明文档。
2019-12-24 03:30:45
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流水线cpu，pipeline_cpu,南大计算机系计算机组成原理实验-Pipeline cpu, pipeline_cpu, Nanjing University Department of Computer Science Computer Composition principle experiment
2019-12-21 22:11:24
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清华大学电子系微机原理课程设计题目。4人合作完成。
包含CPU的VHDL、Verilog源代码、仿真文件、波形结果、系统框图、实验报告、以及一个简易汇编器的源代码和可执行文件。
Quartus仿真实现了32位RISC微处理器，支持数据处理（包括乘除法），数据传送，子程序调用，中断及跳转。时序仿真主频可达70MHz。
采用Tomasulo算法处理指令流水中的数据相关，并提出了一种对Tomasulo就够的改进。设计了Cache结构提高访存效率。
2019-12-21 22:06:27
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用Verilog语言设计的流水线CPU，资源里包含了源代码及流水线CPU结构图，与大家分享下。
2019-12-21 21:55:36
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通过强测和P5课上测试，支持addu,subu,ori, beq,lw, sw, lui, j, jal, jr, nop指令；
支持转发和暂停处理冲突机制；
仅可用于参考，不要将其直接上传，否则被查重后果自负。
2019-12-21 21:41:43
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verilog编写的MIPS五级流水线，实现四十余条指令，使用512B的一级数据cache（高速缓存）。附带测试程序与说明文档。
2019-12-21 21:38:24
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计算机组成原理课程实验：一个MIPS五级流水线CPU
内含全部源代码和实验文档，verilog实现，开发平台为ISE
2019-12-21 21:38:08
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简单的流水线CPU，报告原始设计图，VerilogHDL语言的代码，已经Quartus工程项目
设计文档等等
2019-12-21 21:28:58
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流水线CPU 包括转发暂停等功能，支持mips除eret ，mtc0，mfc0外所有指令(包括乘除运算，读写hi lo，取字节等等）乘除分别需要5，10个周期，代码能通过测试。
2019-12-21 21:01:42
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北航计算机组成课Project5资源。包含：全套流水线cpu源代码，数据通路设计和暂停转发分析excel表，和覆盖所有冲突情况的Mips汇编强测代码。
2019-12-21 20:58:02
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