- 本资源为武汉大学计算机学院 计算机组成与设计课程实验项目 - 基于riscv流水线CPU设计的Verilog实现 - 主要实现了以下指令集： S1={sb, sh, sw, lb, lh, lw, lbu, lhu} S2={add，sub，xor, or, and, srl, sra, sll} S3={xori, ori, andi, srli, srai, slli} S4={slt, sltu, slti, sltiu} S5={jal, jalr} S6={beq, bne, blt, bge, bltu, bgeu} - 具有冒险检测与冲突解决功能 - 资源中存在Modelsim工程和Vivado工程

实验分块在压缩包内，包含所有.v源文件，有的有QuestaSim或Vivado仿真工程，含有单周期和流水线报告各4份，最终实验成绩满绩。

1. IFU（取指令单元） 2. GRF（通用寄存器组） 3. ALU（算术逻辑单元） 4. DM（数据存储器） 5. EXT(位数扩展器) 6. CMP(比较

本设计在RICSV的基础上用Verilog语言实现了流水线CPU设计，项目中包含了五级流水线各自的源文件和testbench文件。

清华大学电子系微机原理课程设计题目。4人合作完成。 包含CPU的VHDL、Verilog源代码、仿真文件、波形结果、系统框图、实验报告、以及一个简易汇编器的源代码和可执行文件。 Quartus仿真实现了32位RISC微处理器，支持数据处理（包括乘除法），数据传送，子程序调用，中断及跳转。时序仿真主频可达70MHz。 采用Tomasulo算法处理指令流水中的数据相关，并提出了一种对Tomasulo就够的改进。设计了Cache结构提高访存效率。

一个MIPS流水线CPU的设计

5段流水线CPU 这是华中科技大学“计算机组织原理”课程的课程设计。做一个5段流水线cpu；根据老师的指示。 ##这里是说明：

清华大学电子系微机原理课程设计题目。4人合作完成。\n包含CPU的VHDL、Verilog源代码、仿真文件、波形结果、系统框图、实验报告、以及一个简易汇编器的源代码和可执行文件。\nQuartus仿真实现了32位RISC微处理器，支持数据处理（包括乘除法），数据传送，子程序调用，中断及跳转。时序仿真主频可达70MHz。\n采用Tomasulo算法处理指令流水中的数据相关，并提出了一种对Tomasulo就够的改进。设计了Cache结构提高访存效率。

根据LC3指令集，用verilog HDL语言写的流水线CPU，已经通过仿真、烧片测试。

基于mips32的流水线CPU设计，为计算机组成原理课程实验之一；通过学习源码能更好的对CPU架构及其具体实现有更深的了解，有助于课程学习。