第一章 系统简介 1.1.4 物理设计与加工数据的生成 这一环境主要完成 PCB 图的设计(包括布局、布线)和生成后继制造与加工 PCB 板所需的各 种数据文件。 1.1.5 高速 PCB 规划设计环境 在该环境中可以对 PCB 图进行信号完整性分析等高速仿真,并将分析结果传递到 Concept 和 Allegro,从不断修改和完善 PCB 图。这一工具在信号频率较高的 PCB 设计中尤为有用。 1.2 Cadence 设计流程 Cadence 的原理图与 PCB 设计流程包括 Project 的生成、库的管理、输入原理图、生成网表、仿 真分析、布局、布线和输出生产制造文档。流程如下: 1、使用 Project Manager 建立及管理 Project。 2、使用 Concept HDL 输入原理图。 3、使用 SPECCTRAQuest signal explorer (SigXP)仿真分析并完成预布局。 4、设计转换和修改管理 5、使用 Allegro/SPECCTRA 布局、布线。 6、使用 Allegro 生成生产制造文档。 下图显示了使用 Cadence PCB 设计工具创建并完成一个 PCB 设计的过程:
2023-02-10 16:59:55 2.69MB CADENCE
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文中针对不同应用领域需要不同特性正交信号的问题,采用罗列比较的方法,通过具体电路的设计、制作、测试、分析、对比,得出了4种典型的正交信号产生方法及各自的优缺点。正交信号产生有4种典型的设计方案:单片机数字合成法,FPGA直接数字式频率合成器法,DDS集成芯片AD9851合成法,RC-CR相移网络法。文中介绍了这4种正交信号产生方法的具体原理并对各方法在幅值调节,频率调节范围,正交性等方面做了详细的对比,以便在不同设计要求下选择相应的设计方案。
2023-02-10 15:52:18 1.22MB 正交信号 单片机;FPGA;相位 幅度
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verilog的IIC程序verilog的IIC程序verilog的IIC程序verilog的IIC程序verilog的IIC程序verilog的IIC程序verilog的IIC程序verilog的IIC程序verilog的IIC程序verilog的IIC程序verilog的IIC程序verilog的IIC程序verilog的IIC程序verilog的IIC程序
2023-02-09 16:50:26 3.11MB fpga/cpld
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PYNQ Classification - Python on Zynq FPGA for Neural Networks
2023-02-09 15:00:22 4.79MB python FPGA PYNQ VIVADO
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selectio 测试例程
2023-02-09 11:42:43 1.55MB fpga
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Nios II处理器中文参考手册,soc系统设计基础与提高的好资料。
2023-02-08 19:01:57 253KB Nios II FPGA SOC
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千兆_百兆自适应以太网UDP传输具体功能见博客介绍
2023-02-08 15:49:22 69KB FPGA UDP Verilog
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Verilog教程(北京至芯科技FPGA培训)
2023-02-07 21:47:09 591KB Verilog教程 北京至芯科技 FPGA培训
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verilog教程范例(北京至芯科技FPGA培训)
2023-02-07 21:43:25 211KB verilog教程 至芯科技 FPGA培训 fpga
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在此设计了基于可编程逻辑器件(FPGA)数/模转换电路,利用可编程逻辑器件(FP-GA)直接控制模转换(D/A)芯片AD7543进行数/模(D/A)转换,取代传统的“CPU+专用的数/模转换(D/A)芯片”设计结构,有利于提高系统的抗干扰能力和可靠性。
2023-02-07 21:20:45 353KB AD7543 FPGA 数/模转换 文章
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