此代码是将二进制数转换成BCD码，提供32位转换，可自行扩展

该出租车计价系统是以FPGA平台为中心、以VHDL语言为基础、通过二端开关控制并实现出租车费用计价、里程计数及等待时间计时，并附有起步价可调，LED显示和复位等功能。本设计在QuartusII的软件平台下实现了主模块和译码模块，扫描模块，及跑马灯模块的引脚连接，集成度佳，可拓展空间大，有一定的应用价值。

UART串口收发实验程序： CPLD实时监控RS232_RX信号是否有数据，若接收到数据，则把接收到的数据通过RS232_TX发送回给对方。PC机使用一个串口调试助手进行通信。 文件中包括Verilog和VHDL的两种语言的Quartus II程序，请您参考。

附带破解！ VHDL verilog 转换 XHDL

欢迎转载，信息维库电子市场网（www.dzsc.com）  : window._bd_share_config = { "common": { "bdSnsKey": {}, "bdText": "", "b

用ise实现的，语法vhdl，从16到0的减法计数并显示，同时有仿真，可以下载到黑金ax309

流水灯 VHDL程序 适用于FPGA初学者

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使用VHDL语言的两种分频方法介绍及其modelsim的testbench。

适用于 Zynq 的 HLS AXI 主控和 Yocto 内核驱动程序 微型板上的完整流程示例，包括中断处理 这是一个应用程序模板，可帮助希望通过自定义 AXI Master 将数据从 Axi Stream 源传输到 Zynq DDR 的用户。 包括中断生成、Linux 内核设备驱动程序和相应的 Yocto 配方。 此版本是为编写的，使用 。 此信息同样适用于使用 AXI4 互连的其他赛灵思板卡和架构。 提供的示例设计是为编写的。 包含在本文档中： Vivado 高级综合项目 此 ANSI C 代码将从 Axi Stream Slave 连接获取数据，并将写入 Axi Master 连接，在 sw 指定地址处，并在预定义的数据传输次数后生成中断 编译后，它将生成一个适合在 Vivado IP Integrator 中使用的 IP 基于 Vivado IP 集成器的项目该项目实例化