来自网络研讨会“通过连接到 MATLAB 改进 RTL 验证”的演示设计和文件,其中显示: * SystemVerilog DPI 组件从 MATLAB 生成,用于激励和检查功能* 将生成的组件集成到 SystemVerilog UVM 测试环境中* 将手写的 Verilog 导入 HDL Verifier 协同仿真* 通过使用 Mentor Graphics Questa 对 Simulink 进行协同仿真来调试测试平台 此下载包括来自网络研讨会的幻灯片,以及交错的演示说明。 幻灯片还介绍了高级客户如何在模型级别执行验证和验证以将验证转移到工作流程的早期。
2024-04-11 13:37:08 2.43MB matlab
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SystemVerilog路科验证V2是一个SystemVerilog的听课学习笔记,包括讲义截取、知识点记录、注意事项等细节的标注,可快速获取自已需要的知识,喜欢的平台可下载试试! 介绍设计描述和验证语言SystemVerilog的基本语法及其在验证上的应用,内容包含数据类型、过程块和方法、设计例化和连接、验证结构等。 可供具有一定Verilog编程基础的电路工程技术人员使用,也可作为高等院校电子类、自动化类、计算机类的学生参考教程。 介绍 SystemVerilog简称为SV语言,是一种相当新的语言,它建立在Verilog语言的基础上,是 IEEE 1364 Verilog-2001 标准的扩展增强,兼容Verilog 2001,将硬件描述语言(HDL)与现代的高层级验证语言(HVL)结合了起来,并新近成为下一代硬件设计和验证的语言。
2024-04-09 13:26:36 42.16MB 课程资源 编程语言 Verilog
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基于F407和Altera芯片控制,fpga控制AD9914、HMC704、DAC芯片等,可以点频、跳频、扫频、输出电压等。
2024-04-09 11:01:15 656KB verilog stm32 ALTERA
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IIC接口的Verilog实现及仿真,通过对虚拟eeprom进行读写实验,可以正确进行读写。内涵eeprom、IIC及IIC控制的verilog代码
2024-04-07 11:54:04 16.46MB verilog
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spi简单仿真,vivado工程,包含rtl文件和tb文件。SPI 接口是 Motorola 首先提出的全双工三线同步串行外围接口,采用主从模式(MasterSlave)架构;支持多 slave 模式应用,一般仅支持单 Master。时钟由 Master 控制,在时钟移位脉冲下,数据按位传输,高位在前,低位在后 (MSBfirst);SPI 接口有 2 根单向数据线,为全双工通信,由于在传输数据的同时也传输了时钟信号,所以是同步传输协议,目前应用中的数据速率可达几 Mbps 的水平。 ———————————————— 版权声明:本文为CSDN博主「初雪白了头」的原创文章,遵循CC 4.0 BY-SA版权协议,转载请附上原文出处链接及本声明。 原文链接:https://blog.csdn.net/qq_45776815/article/details/128927169
2024-04-06 19:18:14 38.59MB verilog
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SD_RAM_VIDEO 特征: DVI输出分辨率为960x540,每像素8位(调色板模式)。 简单的SDRAM控制器,具有用于视频的Reading Burst端口和用于CPU的Read / Write慢速端口。 SD卡读卡器非常简单,可以在启动时加载SDRAM。
2024-04-01 21:46:11 678KB Verilog
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之前语音采集模块用到的8通道AD转换芯片,已实现语音数据采集功能。设计采用了AD7608的并行数据传输,并在busy高时取数AD转换数据以达到最大转换速率,亲测过采样为0时最大转换速率超过200kbps。
2024-03-28 15:17:24 865KB fpga开发 verilog ad7608
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基于模块化 SRAM 的 2D 分层搜索 二进制内容可寻址存储器 (BCAM) Ameer MS Abdelhadi 和 Guy GF Lemieux 不列颠哥伦比亚大学 (UBC) 2014 { ameer.abdelhadi; Guy.lemieux } @ gmail.com 建议的基于模块化 SRAM 的 2D 分层搜索二进制内容可寻址存储器 (BCAM) 的完全参数化和通用 Verilog 实现以及其他方法作为开源硬件提供。 还提供了批量运行流程管理器,用于使用 Altera 的 ModelSim 和 Quartus 批量仿真和综合具有各种参数的各种设计。 许可证: BSD 3-Clause(“BSD New”或“BSD Simplified”)许可证。 请参阅全文以获取更多信息: AMS Abdelhadi 和 GGF Lemieux,“使用基于 FPGA 的 BRAM
2024-03-27 11:10:03 3.1MB Verilog
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基于Verilog_HDL的高效状态机设计,描述了有限状态机设计的几种设计方法,分析了影响状态机设计时延、速度和电路综合面积问题,提出了一种高效状态机设计方法
2024-03-21 19:59:47 213KB Verilog_HD
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(1)设计一个自动售货机,能够提供4种不同价格的货物; (2)要求投币金额的面额数至少为2种以上(5元,10元等); (3)在交易过程中,如果投币金额高于所购买商品的价格,则交易成功,售货机出货,并可以选择找零或者继续购买;若投币金额低于购买商品的价格,则提示购买金额不足; (4)整个交易流程使用LED灯对各阶段进行描述(出货指示灯、交易成功指示灯等)。(20分)
2024-03-14 15:57:06 824KB 编程语言
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