搜索【Verilog HDL】的结果

AES高级加密算法的verilog语言实现

,已通过仿真验证，结果正确。

2024-01-17 10:31:47 78KB AES rijndael verilog

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基于Verilog_HDL的UART串行通讯模块设计及仿真

基于Verilog_HDL的UART串行通讯模块设计及仿真串行接口是连接FPGA和PC机的一种简单方式。这个项目向大家展示了如果使用FPGA来创建RS-232收发器。

2024-01-16 02:19:44 996KB UART 串行通讯

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用verilog编写16位加法器乘法器自动售货机.pdf

包括如下实验的verilog设计报告：实验 1 十六位超前进位加法器、实验二十六位加减法器、实验三十六位的乘法器、实验四自动售货机设计。有设计思路、程序代码、测试代码和仿真波形结果。

2024-01-13 20:00:08 282KB verilog 16位加法器 16位乘法器

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超前16位加法器可运行.txt

采用4位超前进位加法器构成，用流水线结构实现，运行速度更快，已用quartus仿真，准确实现有符号位加法运算

2024-01-13 19:15:05 2KB Verilog 超前进位加法器

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双调排序算法Verilog代码

双调排序算法Verilog代码，包括仿真结果，适用于FPGA设计中对数值的排序，排序耗费硬件复杂度和时间复杂度随着排序序列中数值个数的上升而上升

2024-01-12 16:13:17 360KB fpga 排序算法 verilog

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16分频器的Verilog HDL程序源代码

运用Verilog HDL语言编写16进制分频器，适当调整参数，都可实现偶数分频

2024-01-09 15:34:47 419B 16分频器

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Verilog语言控制ADS7844.rar

ADS7844共有三种工作模式，用verilog语言分别实现三种工作模式的主程序及仿真代码。在Quertus上编译成功，下载到FPGA中通过signalTap查看AD转换结果与实际电压值相符。

2024-01-07 13:30:44 620KB verilog FPGA 仿真波形

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数字钟verilog语言实现

这是用verilog语言实现的数字钟，以FPGA为应用平台，实现了精确计时，以及电台报时和闹钟等功能

2024-01-04 18:46:00 642KB verilog

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control_rs232_display

这个大家可能会用到，这个代码是关于控制rs232串口输入vga显示，对一些刚入门的verilog新手挺有帮助。简单暴力

2023-12-23 11:51:02 3.77MB FPGA rs232 verilog

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技术参数-硬件描述语言verilog（第四版）高清版

1.2 技术参数参数模式默认识读模式自动模式单次读码时间 3s 参数范围：0.1-25.5 秒，步长为 0.1s；0 表示单次解码时间不限读码间隔 1S 参数范围：0.1-25.5 秒，步长为 0.1s；0 表示单次解码时间不限输出编码 GBK 编码输出 GBK 编码、UNICODE 格式、 BIG5 格式接口方式标准 USB 键盘输出 USB 键盘输出、串口输出、USB 虚拟串口输出当使用 TTL-232 接口时波特率 9600 波特率可自行设置，详见 2.1 节校检无校检数据位 8 位停止位 1 位硬件流控无硬件流控串口触发模式单次读码时间 5s 参数范围：0.1-25.5 秒，步长为 0.1s；0 表示单次解码时间不限

2023-12-22 13:02:06 1.36MB 二维码

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