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基于FPGA的数字电子琴——数电小系统设计【数字电子技术】(使用Vivado中的verilog语言）实验设计代码文件（全）。该文件适合初学数字电子技术的同学学习使用和参考。实验文件代码有限，如果需要改动代码请认真学习后再使用，以防出现无法成功使用的情况出现。

2023-03-22 15:19:31 967KB Vivado verilog 数字电子技术 数电实验

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Xilinx Zynq-7000 嵌入式系统设计与实现基于ARM Cortex-A9双核处理器和Vivado的设计方法

2023-03-20 02:14:42 137.45MB Xilinx Zynq-7000 嵌入式

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修改Vivado 让其支持烧写gd55b02ge/gd25b256me/gd55b01ge等FLASH，所需要的文件，如需支持更多flash，请联系博主，支持付费适配。

2023-03-16 17:29:46 66KB zynq zynqmp

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实验三 - 时序电路设计实验报告

实验三时序电路设计 1. 实验目的本实验通过设计一个时序电路实例，让学生掌握时序电路从设计到验证的全过程。通过该实验，可以加深学生对时序电路原理和设计的理解，同时可以让学生进一步熟悉设计语言和设计工具

2023-03-15 23:29:29 928KB vivado

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实验二组合电路设计实验目的：本实验通过设计一个组合电路实例，让学生掌握组合逻辑电路从设计到验证的全过程。通过该实验，可以加深学生对组合电路原理和设计的理解，同时可以让学生熟悉设计语言和设计工具

2023-03-15 23:28:58 500KB vivado

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Vivado调用DDS IP核实现扫频信号

2023-03-15 20:57:49 18.14MB FPGA DDS

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基于basys3的四位全加器的实现工程

基于basys3的四位全加器的实现工程，利用板子上的开关和LED灯来实现二进制四位全加器。

2023-03-15 09:40:19 636KB Vivado basys3

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vivado集成开发环境时序约束介绍

主要介绍vivado集成开发下时序约束的相关内容 timing constraints in vivado

2023-03-14 22:40:25 13.1MB vivado 时序

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vivado的tcl脚本

vivado的tcl脚本，可用于vivado软件的借鉴参考～方便FPGA开发

2023-03-14 13:20:31 3.27MB 便

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Verilog实现32位加法器（内含设计代码和测试代码）

本项目实现的是32位加法器，实现思路为连接4个8位加法器，已通过vivado Simulation。使用语言：Verilog 使用软件：vivado 本项目包含： 1、vivado项目文件adder_32.xpr 2、readme.txt 3、vivado自动生成的文档(含设计代码和测试代码)

2023-03-13 12:29:59 64KB Verilog vivado 加法器 32位加法器

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