Codasip RISC-V Processors Package Guide.pdf

Codasip RISC-V Processors SDK User Guide.pdf

比较全的项目文件，包含RISC-V core和基本外设

国内首个使用RISC_V指令集架构开发的处理器芯片内核，蜂鸟E200开放源码和SoC原型。

使用NucleiStudio打开, GD32VF103的DAC输出示例, 详见我的博客GD32VF103_DAC

清华大学电子系微机原理课程设计题目。4人合作完成。 包含CPU的VHDL、Verilog源代码、仿真文件、波形结果、系统框图、实验报告、以及一个简易汇编器的源代码和可执行文件。 Quartus仿真实现了32位RISC微处理器，支持数据处理（包括乘除法），数据传送，子程序调用，中断及跳转。时序仿真主频可达70MHz。 采用Tomasulo算法处理指令流水中的数据相关，并提出了一种对Tomasulo就够的改进。设计了Cache结构提高访存效率。

Computer Organization and Design_ The Hardware Software Interface [RISC-V Edition] 英文文字版，经典教材

一个微型、可定制和高度可扩展的 MCU 级 32 位 RISC-V 软核 CPU 和类似微控制器的 SoC，以独立于平台的 VHDL 编写。 NEORV32 处理器是一种可定制的类似微控制器的片上系统 (SoC)，它基于 NEORV32 RISC-V CPU。该项目旨在作为大型 SoC 设计中的辅助处理器，或作为现成的独立定制微控制器，甚至可以安装到运行频率为 +24 MHz 的 Lattice iCE40 UltraPlus 5k 低功耗和低密度 FPGA 中。 特别关注执行安全，以随时提供定义和可预测的行为。因此，CPU 确保所有内存访问都得到确认，并且不会执行无效/格式错误的指令。每当发生意外情况时，应用程序代码都会通过精确和可恢复的硬件异常通知。 主要特征 一体式封装：CPU + SoC +软件框架和工具 完全用行为的、平台无关的 VHDL 描述 -没有特定于平台的原语、宏、属性等。 广泛的配置选项，用于使处理器适应应用程序的要求 高度可扩展的硬件——在 CPU、处理器和系统级别 更多详情、使用方法，请下载后阅读README.md文件

这是 Atmel AVR 设备的标准库以及 AVR-GCC 编译器。 该库包含 ISO C 标准所需的大部分功能，但wchar_t支持除外。它还包含许多针对 AVR 控制器系列的辅助功能。此外，它包括可定制的启动代码，可以与 GNU binutils 提供的链接器脚本一起工作，因此对于大多数 AVR 应用程序，通常不需要为此目的提供特定于项目的文件。 更多详情、使用方法，请下载后阅读README.md文件

bex 是用 SystemVerilog 编写的生产级开源 32 位 RISC-V CPU 内核。CPU 内核高度可参数化，非常适合嵌入式控制应用。Ibex 正在接受广泛的验证，并且已经看到多个流片。Ibex 支持整数 (I) 或嵌入式 (E)、整数乘除法 (M)、压缩 (C) 和 B（位操作）扩展。 下面的框图显示了带有 2 级流水线的小参数化。 Ibex 最初是作为PULP 平台的一部分以“零风险” 的名义开发的，并已贡献给lowRISC，后者对其进行维护和进一步开发。它正在积极开发中。 配置 Ibex 提供了多种配置参数，以满足各种应用场景的需求。这些选项包括乘法器单元架构的不同选择，以及一系列性能和安全特性。下表显示了一些选定配置的性能、面积和验证状态。这些是 lowRISC 专注于性能评估和设计验证的配置（请参阅支持的配置）。 更多详情、使用方法，请下载后阅读README.md文件