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基于FPGA的8b10b编解码verilog实现

本设计是采用EDA技术设计的一种8B /10B 编解码电路,实现了在高速的串行数据传输中的直流平衡。利用verilog HDL 逻辑设计语言，经过modelsim、quartus II的仿真和下载验证，实现其编码和解码的功能。该编解码电路设计大体上可以由五个模块构成，分别是默认编码模块、差异度计算模块、编码校正模块、并串转换模块、显示模块。采用Verilog HDL 描述、modelsim 10.2a 进行功能仿真、Quartus II 13.1 进行FPGA逻辑综合和适配下载，最后在Alter 公司的Cyclone IV E 的芯片EP4CE6F17C8 上实现并完成测试。资源包中附有quartusII 的项目文件和代码,直接打开即可使用。

2019-12-21 20:52:04 3.88MB FPGA Verilog HDL 8b10b

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VERILOG_HDL_高等数字设计第2版

VERILOG_HDL_高等数字设计第2版, Michael D. Ciletti著，李广军/林水生/阎波等译影印版，十分清晰

2019-12-21 20:49:22 232.51MB Verilog HDL VHDL Verilog

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基于Verilog HDL的2FSK调制

用Verilog HDL语言使用Quartus实现2FSK调制，在其中使用了pll,rom.

2019-12-21 20:48:15 5.69MB 2fsk调制

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XILINX FPGA数字信号处理权威指南-从HDL到模型和C的描述

XILINX FPGA数字信号处理权威指南-从HDL到模型和C的描述，高清pdf，配有详细的目录

2019-12-21 20:47:39 103.03MB FPGA Xilinx DSP

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数字电路-时钟课程设计（含源代码）

数字电路课程设计，包好各个模块的源码，时钟的基本功能：时钟设计有时、分、秒计数显示的功能,小时为24进制,分钟和秒为60进制以24小时循环计时；有校时功能,可以分别对时和分进行单独校时；还有整点报时功能。

2019-12-21 20:46:19 141KB 数字电路 Verilog HDL 时钟设计

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verilog HDL多功能洗衣机

多功能洗衣机，包含正转和反转，即正向和反向计数，和自由设置循环次数和循环时间，包含5秒待机和倒计时警报和紧急情况待机功能，最完整的ise14.7工程

2019-12-21 20:42:26 1.33MB 华中科技大学 ise Verilog hdl

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eda设计秒表数码管显示

通过模块化进行秒表的编译，分成四个模块，最后用数码管显示数值

2019-12-21 20:39:13 294KB HDL语言

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Verilog HDL实现洗衣机功能

附带源码！！根据全自动洗衣机的控制原理设计一个控制电路，使之能够控制全自动洗衣机完成整个工作过程。

2019-12-21 20:38:34 52KB 源码 课设报告

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基于verilog的数字时钟设计

2019-12-21 20:38:29 8MB verilog hdl

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按键计数器+按键去抖（Verilog HDL）

基于Quartus13.0的EDA实验程序， 1. 设计一个10进制计数器，用七段数码管显示计数器的数值，以开发板上1个按键作为计数器的时钟输入，按键每按动一次，相当于产生“一个时钟脉冲”，观察开关抖动情况。 2. 设计一个去抖电路，按键信号经去抖以后再作为计数器的时钟输入，观察去抖效果。

2019-12-21 20:37:57 3.01MB Verilog

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