此资源是对一些特殊数据进行的分类，工程中的OTSU算法是利用HLS生成的IP核，在数据读入时进行一些处理，不能满足所有情况下的需求。在具体的工程中，需要重新更新OTSU的IP核

一、设计说明 1.处理器应实现MIPS-Lite2指令集。 a)MIPS-Lite2＝{MIPS-Lite1，lb，sb}。 b)MIPS-Lite1＝{addu，subu，ori，lw，sw，beq，j，lui，addi，addiu，slt，jal，jr }。 c)addi应支持溢出，溢出标志写入寄存器$30中第0位。 2.处理器为多周期设计。 二、设计要求 3.多周期处理器由 datapath(数据通路)和 controller(控制器)组成。 a)数据通路应至少包括如下module：PC(程序计数器)、NPC(NextPC 计算单元)、GPR (通用寄存器组，也称为寄存器文件、寄存器堆)、ALU(算术逻辑单元)、EXT(扩展单元)、IM(指令存储器)、 DM(数据存储器)等。 b)IM：容量为1KB(8bit×1024)。 c)DM：容量为1KB(8bit×1024) ，采用小端序方式存取数据。 4.Figure1为供你参考的数据通路架构图。 a)我们不确保Figure1是完全正确的；我们也不确保Figure1能够满足MIPS-Lite2。 b)鼓励你从数据通路的功能合理划分的角

Project2 VerilogHDL完成MIPS微系统开发(支持设备与中断) 一、设计说明 1.MIPS 微系统应包括：MIPS处理器、系统桥和 1 个定时器，32位输入设备、32 位输出设备。 2.MIPS处理器应实现MIPS-Lite3指令集。 a)MIPS-Lite3＝{MIPS-Lite2，ERET、MFC0、MTC0 }。 b)MIPS-Lite2＝{addu，subu，ori，lw，sw，beq，lui，addi，addiu，slt， j，jal，jr，lb，sb }。 c)addi应支持溢出，溢出标志写入寄存器$30中第0位。 3.MIPS处理器为多周期设计。 4.MIPS 微系统支持定时器硬件中断。 二、系统桥与设备 5.为了支持设备，MIPS 微系统需要配置系统桥。 a)需要支持 3 个设备，即定时器、32位输入设备、32 位输出设备。 b)定时器的设计规范请参看《定时器设计规范.docx》。三、中断机制 6. 为了支持异常和中断，处理器必须实现 0 号协处理器(CP0)。为此，必须实现的CP0寄存器包括：SR、CAUSE、EPC、PrID。关于这几个寄存器，请大家

Project2 VerilogHDL完成MIPS微系统开发(支持设备与中断) 一、设计说明 1.MIPS 微系统应包括：MIPS处理器、系统桥和 1 个定时器，32位输入设备、32 位输出设备。 2.MIPS处理器应实现MIPS-Lite3指令集。 a)MIPS-Lite3＝{MIPS-Lite2，ERET、MFC0、MTC0 }。 b)MIPS-Lite2＝{addu，subu，ori，lw，sw，beq，lui，addi，addiu，slt， j，jal，jr，lb，sb }。 c)addi应支持溢出，溢出标志写入寄存器$30中第0位。 3.MIPS处理器为多周期设计。 4.MIPS 微系统支持定时器硬件中断。 二、系统桥与设备 5.为了支持设备，MIPS 微系统需要配置系统桥。 a)需要支持 3 个设备，即定时器、32位输入设备、32 位输出设备。 b)定时器的设计规范请参看《定时器设计规范.docx》。 三、中断机制 6. 为了支持异常和中断，处理器必须实现 0 号协处理器(CP0)。为此，必须实现的CP0寄存器包括：SR、CAUSE、EPC、PrID。关于这几个寄存器，请大

VerilogHDL完成单周期处理器开发 一、设计说明 1.处理器应实现MIPS-Lite1指令集。 a)MIPS-Lite1＝{MIPS-Lite，addi，addiu， slt，jal，jr}。 b)MIPS-Lite指令集：addu，subu，ori，lw，sw，beq，lui，j。 c)addi应支持溢出，溢出标志写入寄存器$30中第0位。 2.处理器为单周期设计。 二、设计要求 3.单周期处理器由datapath(数据通路)和controller(控制器)组成。 a)数据通路由如下module组成：PC(程序计数器)、NPC(NextPC计算单元)、GPR (通用寄存器组，也称为寄存器文件、寄存器堆)、ALU(算术逻辑单元)、EXT(扩展单元)、IM(指令存储器)、DM(数据存储器)。 b)IM：容量为1KB(8bit×1024)。 c)DM：容量为1KB(8bit×1024)，采用小端序方式存取数据。 4.Figure1为供你参考的数据通路架构图。 a)我们不确保Figure1是完全正确的；我们也不确保Figure1能够满足MIPS-Lite1。 b)鼓励你从数据通路的功

一、设计说明 1.处理器应实现MIPS-Lite1指令集。 a)MIPS-Lite1＝{MIPS-Lite，addi，addiu， slt，jal，jr}。 b)MIPS-Lite指令集：addu，subu，ori，lw，sw，beq，lui，j。 c)addi应支持溢出，溢出标志写入寄存器$30中第0位。 2.处理器为单周期设计。 二、设计要求 3.单周期处理器由datapath(数据通路)和controller(控制器)组成。 a)数据通路由如下module组成：PC(程序计数器)、NPC(NextPC计算单元)、GPR (通用寄存器组，也称为寄存器文件、寄存器堆)、ALU(算术逻辑单元)、EXT(扩展单元)、IM(指令存储器)、DM(数据存储器)。 b)IM：容量为1KB(8bit×1024)。 c)DM：容量为1KB(8bit×1024)，采用小端序方式存取数据。 4.Figure1为供你参考的数据通路架构图。 a)我们不确保Figure1是完全正确的；我们也不确保Figure1能够满足MIPS-Lite1。 鼓励你从数据通路的功能合理划分的角度自行设计更好的数据通路架构。

Verilog-hdl产生任意值占空比的PWM.zipVerilog-hdl产生任意值占空比的PWM.zipVerilog-hdl产生任意值占空比的PWM.zipVerilog-hdl产生任意值占空比的PWM.zipVerilog-hdl产生任意值占空比的PWM.zipVerilog-hdl产生任意值占空比的PWM.zipVerilog-hdl产生任意值占空比的PWM.zipVerilog-hdl产生任意值占空比的PWM.zipVerilog-hdl产生任意值占空比的PWM.zipVerilog-hdl产生任意值占空比的PWM.zipVerilog-hdl产生任意值占空比的PWM.zipVerilog-hdl产生任意值占空比的PWM.zipVerilog-hdl产生任意值占空比的PWM.zipVerilog-hdl产生任意值占空比的PWM.zipVerilog-hdl产生任意值占空比的PWM.zipVerilog-hdl产生任意值占空比的PWM.zipVerilog-hdl产生任意值占空比的PWM.zipVerilog-hdl产生任意值占空比的PWM.zipVerilog-hdl产生任

TinyFPGA 微控制器和复古计算机的开源构建块。

基于Verilog的全数字锁相环dpll，可仿真，包含quartus软件工程，modelsim仿真文件

黑金Verilog语言Quartus，综合设计基于DDS结合D/A转换电路（AN108板）设计并产生频率范围：1KHz-10KHz的正弦波（按键控制1K到10KHZ），输出波形经过硬件设计的电压比较器变换后得到的方波信号，输入端相关引脚，数码管显示方波频率。