在使用最新模数转换器（ADC）和数模转换器（DAC）设计系统时，我已知道了很多有关JESD204B接口标准的信息，这些器件使用该协议与FPGA通信。有一个没有深入讨论的主题就是解决ADC至FPGA 和FPGA 至DAC链路问题的协议部分，这两种链路本来就是相同的TX 至RX系统。作为一名应用工程师，所需要的就是了解其中的细微差别，这样才能充分利用JESD204B通过现有LVDS和CMOS接口提供的优势。 　　有了JESD204B，无需再： 　　● 使用数据接口时钟（嵌入在比特流中） 　　● 担心信道偏移（信道对齐可修复该问题） 　　● 使用大量I/O（高速串行解串器实现高吞吐量）

描述 一种估算发射器位置的常用技术是使用在空间中分布的传感器阵列所发出的信号的振幅和相移数据。对于此类系统，必须保证传感器之间的确定性相位关系来减少实际测得的数据的误差，这一点十分重要。此应用设计将探讨如何同步多个带 JESD204B 接口的模数转换器 (ADC) 以便确保 从 ADC 采样的数据在相位上一致。 特性 同步 2 个采样频率为 3.072GHz 的千兆采样 ADC 系统可扩展到超过 2 个 ADC 相位变化小于 1 个 ADC 时钟周期 方便易用的软件接口可用于控制和数据采集 在 3.072GHz 时提供出色的 ADC 杂散和噪声性能 此设计已经过测试，并包含软件、演示硬件和设计指南。

Win10虚拟机系统，安装Vivado 2018.2,加载JESD204B，USB2.0，AXI CAN License。

此文件是Xilinx 关于JESD204B IP core 设计应用的文档，LogiCORE IP Product Guide。

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xilinx fpga开发工具 vivado 2018.3 lic 包含jesd204b。亲测有效。好东西大家一起分享

JESD204B.1标准规范完整版，此为英文版本，并带有目录。

本文详细阐述了JESD204B协议中的各时钟关系，并对具体参数进行了解释，并列举了DAC AD9144的案例应用

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