`timescale 1ns/1ns module fulladd_4(sum,c_out,a,b,c_in); output [3:0] sum; output c_out; input [3:0] a,b; input c_in; wire p0,g0,p1,g1,p2,g2,p3,g3; wire c4,c3,c2,c1; ............ ............

八位加法器用VHDL描述，将8个全加器串联起来组成八位加法器

是一篇关于计算机组成原理的课程设计论文， 关于16位全加器的分析和设计，可供参考

迭代法只利用一个一位全加器完成四位二进制加法

基于Verilog语言设计的电路。基于Verilog设计一个8位全加器，这个8位全加器是基于4位全加器设计的，也是32位全加器的组成部分

8位全加器用8个全加器做的,vhdl程序,包括了整个工程文件

综述：使用Verilog编写的由半加器构成的16位全加器。 该16位的全加器采用结构化设计，由4个4位的全加器构成；4位全加器由4个1位的全加器构成；1位全加器由2个半加器和1个与门构成。 上述文件包含所有的源代码。 以上为个人所写，供大家学习参考使用。

用原理图输入法设计一位全加器，计数器(74160)和译码器(7448)，顶层用原理图设计，用混合输入及层次化设计，VHDL语言的组合电路设计，0--9可逆计数器输出的是8421BCD码，交通灯，数字钟的VHDL语言设计

数电初学者，有一定的数字逻辑电路知识 教你初等Quartus使用

这个是在QuartusII 平台上用VerilogHDL语言写的四位全加器工程，用的是原理图输入方式。 其中包含三个文件夹对应的三个工程分别为一位半加器、一位全加器、四位全加器；从底向上的编程思想，先建立一位半加器工程-接下来是一位全加器-最后4位全加器--三个工程皆可独立运行。 芯片选的是用的Cyclone II：EP2C35F484I8芯片。 其中双击.qpf文件可直接打开此工程；双击.v文件可打开此程序源码；双击.vwf可打开此工程的仿真文件，可以直接仿真结果。 有疑问可随时私聊我解答。