一、 实验目的与要求：
用verilog语言编写出一个除法器的代码，并在modelsim中进行功能仿真，认真的完成实验报告。
二、 实验设备（环境）及要求：
在modelsim环境下编写代码与测试程序，并仿真；
在synplify pro下编译，设置硬件并综合。
三、 实验内容及步骤：
1、 选择除法器的算法，本实验开始采用的是减法实现除法器的例子（比如十进制中的a/b，可先比较a与b的大小，如果a>b,则商加1，a<=a-b,再进行比较大小，直到a<b,商不变，余数为a）;
2、 选择好算法，进行verilog语言编程，再写好testbench并进行编译与功能仿真；
3、 在中进行初步综合；
4、 完成实验报告；
2021-06-25 20:51:01
176KB
1
一、 实验目的与要求：
用verilog语言编写出一个除法器的代码，并在modelsim中进行功能仿真，认真的完成实验报告。
二、 实验设备（环境）及要求：
在modelsim环境下编写代码与测试程序，并仿真；
在synplify pro下编译，设置硬件并综合。
三、 实验内容及步骤：
1、 选择除法器的算法，本实验开始采用的是减法实现除法器的例子（比如十进制中的a/b，可先比较a与b的大小，如果a>b,则商加1，a<=a-b,再进行比较大小，直到a<b,商不变，余数为a）;
2、 选择好算法，进行verilog语言编程，再写好testbench并进行编译与功能仿真；
3、 在中进行初步综合；
4、 完成实验报告；
2021-06-22 19:34:51
176KB
1
用Multism设计阵列除法器，应用计算机组成原理和模拟电子等知识完成课程设计。
教材我建议的是《Multisim 11电路仿真与实践》和《计算机组成原理》，清华大学出版社
2021-06-21 13:44:27
267KB
1
利用一个可控加法/减法CAS单元所组成的流水阵列来实现的，一个可控加法/减法CAS单元包含一个全加器和一个控制加减的异或门，用于并行除法流水逻辑阵列中。
2021-05-20 19:53:14
428KB
1