`timescale 1ns/1ns
module fulladd_4(sum,c_out,a,b,c_in);
output [3:0] sum;
output c_out;
input [3:0] a,b;
input c_in;
wire p0,g0,p1,g1,p2,g2,p3,g3;
wire c4,c3,c2,c1;
............
............
2021-07-05 14:36:35
915B
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基于Verilog语言设计的电路。基于Verilog设计一个8位全加器，这个8位全加器是基于4位全加器设计的，也是32位全加器的组成部分
2021-06-09 14:19:50
265B
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综述：使用Verilog编写的由半加器构成的16位全加器。
该16位的全加器采用结构化设计，由4个4位的全加器构成；4位全加器由4个1位的全加器构成；1位全加器由2个半加器和1个与门构成。
上述文件包含所有的源代码。
以上为个人所写，供大家学习参考使用。
2021-05-25 13:53:25
1KB
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用原理图输入法设计一位全加器，计数器(74160)和译码器(7448)，顶层用原理图设计，用混合输入及层次化设计，VHDL语言的组合电路设计，0--9可逆计数器输出的是8421BCD码，交通灯，数字钟的VHDL语言设计
2021-05-25 11:09:44
2.44MB
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这个是在QuartusII 平台上用VerilogHDL语言写的四位全加器工程，用的是原理图输入方式。
其中包含三个文件夹对应的三个工程分别为一位半加器、一位全加器、四位全加器；从底向上的编程思想，先建立一位半加器工程-接下来是一位全加器-最后4位全加器--三个工程皆可独立运行。
芯片选的是用的Cyclone II：EP2C35F484I8芯片。
其中双击.qpf文件可直接打开此工程；双击.v文件可打开此程序源码；双击.vwf可打开此工程的仿真文件，可以直接仿真结果。
有疑问可随时私聊我解答。
2021-04-19 20:21:58
1.20MB
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