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!Synplify hdl_reference.pdf

synplify 工具推荐的verilog可综合语法手册，虽然针对microsemi，但其他平台也可借鉴8-90%

2021-06-21 18:10:17 1.86MB verilog hdl

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基于状态机设计的交通灯控制程序（Verilog HDL）

这是一个完整的交通灯控制程序，采用Verilog HDL 完成的设计。整个设计是用Altera 公司的Quartus II软件进行了设计仿真和综合的完整设计

2021-06-21 08:49:06 305KB 状态机 交通灯

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王金明 Verilog HDL程序设计教程.pdf

2021-06-21 05:45:53 11.66MB verilog

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Verilog HDL 入门实例（含 ADC、FIFO、ADDER、MULTIPLIER等）

Verilog HDL 入门实例（含 ADC、FIFO、ADDER、MULTIPLIER等） (many very useful Verilog examples : ADC, FIFO, ADDER, MULTIPLIER etc.)

2021-06-20 18:16:10 187KB Verilog HDL 入门实例

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VERILOG HDL入门第3版

本书简要介绍了verilog硬件描述语言的基础知识，包括语言的基本内容和基本结构，以及利用该语言在各种层次上对数字系统的建模方法。书中列举了大量实例，帮助读者掌握语言本身和建模方法，对实际数字系统设计也很有帮助。第3版中添加了与verilog2001有关的新内容。

2021-06-19 19:26:20 39.69MB FPGA

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FPGA 使用 HDL 编码器实现 5x5 中值滤波器：5x5 中值滤波器已使用 HDL 编码器在灰度图像上实现-matlab开发

在本次提交中，5x5 中值滤波器已使用 HDL 编码器实现。

2021-06-19 16:43:42 271KB matlab

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Verilog-caches:用 Verilog-HDL 编写的各种缓存-源码

Verilog 缓存用 Verilog-HDL 编写的各种缓存。 4way_4word 缓存 4路组相联高速缓存行大小为 4 个字缓存替换策略是 LRU 8way_4word 缓存 8路组相联高速缓存行大小为 4 个字缓存替换策略为 Pseudo-LRU free_config_cache 默认缓存配置为 8 路组关联您可以通过发送 cache_config 信号来更改缓存配置当您在 FPGA 上实现此缓存时，您可以在 FPGA 运行时更改配置

2021-06-16 23:39:00 14KB Verilog

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Verilog HDL秒表程序设计

和生活中用的秒表一样，能实现暂停，计数，清零功能

2021-06-16 23:19:55 900B 秒表

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用verilog HDL语言编写的秒表

在秒表设计中，分模块书写。用在七段数码管上显示。输入频率是1KHZ.可以显示百分秒，秒，分。如要显示小时，只需修改leds里的代码和主模块代码。改程序以通过硬件电路验证。完全正确。

2021-06-16 17:03:45 3KB 秒表设计

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EDA电子琴课程设计(HDL)版

EDA电子琴课程设计(HDL)版设计一个简易的的电子琴，有1,2,3,4,5,6,7这几个音阶，当按对应的按键时，发出声音的同时显示所按的音符。还有自动演奏的功能，当自动演奏的同时显示对应的高中低音符；

2021-06-16 14:43:39 113KB EDA电子琴

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