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基于Verilog HDL的举重比赛裁判逻辑

当 A,B,C 三路输入信号中，存在两个或三个都为高电平信号时，输出信号 F 才为高电平，验证成功。要求 Verilog HDL 语言进行描述、波形图进行验证

2021-06-03 20:41:57 105KB FPGA Verilog

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FPGA verilog HDL 选手抢答器

程序分为两部分 1:4*4的矩阵按键 2：当开始按键按下，数码管30秒倒计时， 3：当其他8位按键被按下，数码管重新30秒倒计时，相应的按键的LED灯亮，而且其他按键再按下，无效，等30秒答题时间结束，关闭LED，数码管停留在0状态。等待再次开始按键

2021-06-02 22:22:08 4.13MB 按键抢答

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移位相加乘法器的verilog HDL设计代码

从被乘数的最低位开始判断，若为1，则乘数左移i（i=0,1...(WIDTH-1)）位后，与上一次和相加；若为0，则乘数左移i位后，以0相加。直至被乘数的最高位。

2021-05-29 21:32:48 485B 移位相加

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数字钟课程设计（用HDL设计一个多功能数字钟）

用HDL设计一个多功能数字钟，包含以下主要功能： 1.计时及校时，时间可以24小时制或12小时制显示 2.日历：显示年月日星期，及设定设定功能 3.跑表：启动/停止/保持显示/清除 4.闹钟：设定闹钟时间，整点提示

2021-05-29 09:04:49 128KB HDL 课程设计 多功能数字钟

MAX11046 Verilog HDL驱动

Max11046 16位8通道同步采集AD芯片 Verilog驱动代码

2021-05-28 14:01:23 5KB 同步采集 Max11046 Verilog

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verilogHDL高级数字设计是数字电路设计的经典用书，ciletti的书，进阶必看，对数字电路知识有充分的介绍，包含数字基础部分和Verilog数字设计部分以及FPGA相关的设计等

2021-05-26 11:20:40 91.95MB Verilog HDL FPGA

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数字时钟的Verilog HDL实现

利用Verilog HDL语言，实现的数字时钟，结果简单，非常通俗易懂，容易通读，非常适合初学者下载

2021-05-26 09:35:58 6KB Verilog

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论文研究-卷积码编码器的Verilog HDL设计 .pdf

卷积码编码器的Verilog HDL设计，孔晓燕，刘丹谱，卷积码是一种性能优良的差错控制编码。如传输中产生差错的数目在码的纠错能力之内，可以对差错进行定位并自动加以纠正。本文在阐

2021-05-21 14:39:50 254KB 卷积码

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Verilog HDL入门（第三版）【夏宇闻】.

2021-05-21 01:21:20 4.63MB Verilog HDL入门

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Verilog HDL硬件描述语言从入门到精通（附实例）

最经典的HDL语言书籍，能让你在实例和理论的结合中快速的掌握HDL语言。

2021-05-20 16:15:19 4.62MB HDL语言 Verilog HDL

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