搜索【Verilog实现】的结果

多周期CPU的设计与Verilog实现

多周期CPU的实现，在15版的vivado上可以打开，如果需要看到仿真的波形图，可以跑仿真，调节相关参数即可显示出来

2019-12-21 20:45:45 275KB CPU Verilog computer Vivado

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Verilog 实现的UART通讯

Verilog 编写的UART核，可以实现可定义形式数据的收到，测试工作正常

2019-12-21 20:43:15 6.45MB 串 Verilo UAR RS23

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使用verilog实现基于FPGA的UART串口收发模块

使用verilog实现基于FPGA的串口收发模块，可在模块内部更改波特率，收发通道独立

2019-12-21 20:36:55 3KB UART FPGA Verilog

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国密SM4算法Verilog实现

课程设计，实现相对简单，可作参考。Verilog实现国密SM4分组密码算法，实验环境为Quartus II 9.0。

2019-12-21 20:35:41 38KB 国密 SM4 Verilog Quartus

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千兆UDP的Verilog实现源码

该源码包含详细注释，并附上全部设计测试记录，在本人的博文中也有介绍，欢迎需要的朋友下载，并希望能多多交流，分享，一起学习、探讨！

2019-12-21 20:33:51 8.54MB Verilog HDL FPGA UDP/IP

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CMAC(AES128)Verilog实现

CMAC(AES128)消息验证码的硬件实现，使用Verilog语言，内涵测试testbench文件，并有一个他人写的C语言文档（用来验证）。亲测可用，感觉csdn给的分数太少了，我可是话费一整天做完的，并且网上并没有这种硬件实现的内容啊！！！

2019-12-21 20:33:32 25KB CMAC AES128 Verilog 硬件实现

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RISC_CPU工程 verilog实现

基于FPGA的16位RISC_CPU设计__源自曹晓亮的博客

2019-12-21 20:32:50 1.41MB verilog CPU

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SPI协议的Verilog实现

关于SPI技术的Verilog实现代码，里面详细讲解了SPI的通信协议

2019-12-21 20:32:11 308KB SPI Verilog

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MIPS五级流水线的verilog实现

使用verilog实现MIPS经典的五级流水线，巧妙的解决结构冒险、数据冒险、控制冒险。

2019-12-21 20:31:43 6KB MIPS 流水线 verilog

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FPGA 控制DM9000A进行以太网数据收发的Verilog实现

2019-12-21 20:30:56 2.53MB FPGA 以太网 Verilog实现

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