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基于Verilog的ad7606的8通道并行同步采样，采样率可调，modelsim仿真通过

基于Verilog的ad7606的8通道并行同步采样，20K采样率（可调)，modelsim仿真通过,包含仿真结果图

2019-12-21 22:15:35 8.24MB ad7606 Verilog 仿真

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w25q128 verilog仿真模型

w25q128 官方verilog仿真模型，有助于开发QSPI外设IP，用于QSPI/SPI外设的仿真和调试。

2019-12-21 21:56:35 293KB w25q12 verilo

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sdram verilog 仿真模型

在使用fpga设计sdram控制器时，可以通过官方的sdram仿真模型对verilog HDL设计的sdram控制器进行仿真，仿真可以得到相应的输出信息，比如初始化进度。本资源为镁光官方的仿真模型，需要修改.vh文件为.h，然后在sdr文件中也把.vh修改成.h，最后在新的.h文件中加入你的sdram的型号，比如`define sg6a `define den128Mb `define x16 将sdr文件添加到仿真模型，下面是仿真的初始化部分的运行结果。 # Note : Cyclone IV E PLL locked to incoming clock # Time: 60.0 ns Instance: top_tb.top.PLL.altpll_component.cycloneiii_pll.pll3 # top_tb.sdr : at time 200465.0 ns AREF : Auto Refresh # top_tb.sdr : at time 200565.0 ns AREF : Auto Refresh # top_tb.sdr : at time 200665.0 ns LMR : Load Mode Register # top_tb.sdr : CAS Latency = 2 # top_tb.sdr : Burst Length = 8 # top_tb.sdr : Burst Type = Sequential # top_tb.sdr : Write Burst Mode = Programmed Burst Length

2019-12-21 21:28:33 12KB sdram verilog 仿真模型 fpga

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SD 卡 verilog仿真模型

从网上下载的opensource sd card 仿真模型，调试时发现代码写的质量比较差，更正了一些错误，用于仿真一些基本操作还可以，参看代码中的命令编号case处理，不是所有命令都支持,单个block 读，多block连续读，已经验证。其他读写没有使用，不知道是否有问题。

2019-12-21 20:19:17 31KB SDCARD VERILOG SIMULATION

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UART verilog仿真实现

UART verilog仿真实现仿真功能实现

2019-12-21 20:18:50 3KB UART verilog 仿真实现

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RS编码器verilog仿真实现

RS编码器 verilog 仿真功能实现

2019-12-21 20:18:50 12KB RS编码器 verilog 仿真

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