配合‘’FPGA_FIFO深度与宽度的配置及验证‘’文章的quartusⅡ程序，其中芯片引脚需要修改哦，只是用于验证，没有其它实用价值

FIFO （先进先出队列）是一种在电子系统得到广泛应用的器件，通常用于数据的缓存和用于容纳异步信号的频率或相位的差异。FIFO的实现通常是利用双口RAM和读写地址产生模块来实现的。FIFO的接口信号包括异步的写时钟（wr_clk）和读时钟（rd_clk）、与写时钟同步的写有效（wren）和写数据（wr_data）、与读时钟同步的读有效（rden）和读数据（rd_data）。为了实现正确的读写和避免FIFO的上溢或下溢，通常还应该给出与读时钟和写时钟同步的FIFO的空标志（empty）和满标志（full）以禁止读写操作。

基于双端ram的简单异步fifo设计，输出显示在数码管，empty，full，almost_empty,almost_full输出

1、任意给出一组页面访问顺序（如页面走向是1、2、5、7、5、7、1、4、3、5、6、4、3、2、1、5、2）。 2、分配给该作业一定的物理块（如3块、4块等）。 3、利用OPT,FIFO,LRU页面置换算法模拟页面置换过程并计算其缺页率。 4、每访问一个页面均需给出内存中的内容（内存中的页面号），若有淘汰还需给出淘汰的页面号。 5、通过给出特殊的页面访问顺序，分配不同的物理块，利用FIFO算法计算其缺页率，进一步理解Belady现象。 6、（附加）实现CLOCK置换算法，修改位可在确定页面号时直接任意给出。

用verilog写的同步fifo，quartus工程，modelsim仿真

同步FIFO——verilog（带测试文件）

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深入理解操作系统中虚拟存储机制，并掌握虚拟存储中页面调度算法实现方法。设计简单的交互界面，演示所设计的功能。

异步fifo 框图及程序调试总结defejjjjjjjjjjmmmmmmmmmmmmmmaaaaaaaa

异步FIFO及FPGA实现 学习FIFO很好的材料