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PLL例化配置与LED之PLL的
IP核
配置
本实例使用了一个PLL的硬核IP模块。关于PLL,这里简单的做些基础扫盲。PLL(Phase Locked Loop),即锁相回路或锁相环。PLL用于振荡器中的反馈技术。许多电子设备要正常工作,通常需要外部的输入信号与内部的振荡信号同步,利用锁相环路就可以实现这个目的。
2024-04-01 23:56:38
64KB
PLL例化配置
硬件设计
EDA软件
FPGA
1
Quartus II 15.0中仿真DDR2
IP核
仿真还是在Altera 最新的开发套件Quartus II 15.0中进行。首先创建工程,我将工程命名为DDR2_SIM,器件选择我比较熟悉的EP4CE10F17C8,仿真工具选择modelsim – altera ,语言为Verilog。
2024-03-30 20:25:11
83KB
软件开发
QUARTUS
II15.0
1
vivado fft
ip核
详细介绍
适用于初次使用fft
ip核
的小白,图文并茂,附带验证数据流是否正确的代码。 仿真软件,采样频率,数据格式详细介绍。
2024-03-22 11:07:25
243KB
网络协议
fpga
vivado
1
HDMI
IP核
.rar
此
IP核
无需HDMI接口驱动芯片即可实现,视频信号的HDMI传输。 注:该
IP核
基于XILINX Vivado开发环境。
2024-01-03 18:10:57
372KB
FPGA
HDMI
xilinx
vivado
1
ZYNQ通过PS访问PL端BRAM,与PL进行数据交互,基于BRAM IP 核的(PS端读写+PL端读)控制
将 Xilinx BMG IP 核配置成一个真双端口的 RAM 并对其进行读写操作。 在PS端通过串口输入数据给BRAM,写操作完成后再把数据读回,在串口打印出来。在PL端把RAM中的数据读出,将其输送给其他模块进行功能选择配置。
2023-12-26 19:46:05
58.26MB
fpga
1
安路科技SDIO
IP核
读写测试案例
国产FPGA公司安路科技FPGA开发工具中自带有SDIO
ip核
,该资源对该
IP核
的功能进行了测试,并可以利用TD软件自带的在线调试工具进行验证。资源中附带了安路sdio
ip核
的介绍,方便大家查看,该源码使用的是TD5.6版本,直接可以上板使用。开发板来自米联客,博主为了测试安路科技的sdio
ip核
性能,因此购买了米联客的开发板,并对该
ip核
进行了测试,能够进行SDIO模式下的SD卡读写。
2023-12-23 12:48:23
5.45MB
网络协议
FPGA
SDIO
1
IP核
芯志 数字逻辑设计思想
IP核
芯志 数字逻辑设计思想,值得学习的FPGA资料。很好的一本书
2023-11-27 22:56:41
48.88MB
1
vivado实验指导书
该资料是vivado的实验指导书,基础教程。讲述了如何一步一步进行vivado开发。
2023-11-06 22:06:49
3.45MB
vivado,IP核
1
IPcore SPI controller
opencores 的SPI控制器
IP核
,有Verilog和VHDL两种语言的版本,带PDF说明文档,使用方便
2023-10-11 11:18:10
114KB
IP核
IPcore
SPI
FPGA
1
FPGA实现Xilinx Vivado DDR控制器(MIG
IP核
,接口封装成了FIFO)的工程源码
基于Xilinx (AMD)的Vivado 平台,使用FPGA实现的DDR控制器的工程源码: 1、对外接口打包成了FIFO,对DDR的操作时序大大简化; 2、含例化好了的DDR
IP核
(接口为native接口),以及示例工程自带的DDR仿真模型; 3、详细的设计源码(含注释),详细的仿真源码、仿真设置和仿真结果; 4、更多说明请参考本人博文《https://wuzhikai.blog.csdn.net/article/details/121841813》。
2023-08-16 20:53:03
37.21MB
fpga开发
网络协议
软件/插件
1
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