用VHDL编的简易CPU，可完成加减乘法移位等功能。里面有一个8位和一个16位的CPU设计方案。并且有完整的设计文档，特别适合学生的设计使用

基于vhdl的流水灯设计，小实验，可以当例子用！

这份文档中式我整理的FPGA也就是EDA工具真门课的试题，是真实可靠的。

4进制加法计数器 VHDL 实验 4进制加法计数器 4进制加法计数器

根据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉宽为1秒的对输入信号脉冲计数允许的信号；1秒计数结束后，计数值锁入锁存器的锁存信号和为下一测频计数周期作准备的计数器清0信号。这清0个信号可以由一个测频控制信号发生器TESTCTL产生，它的设计要求是，TESTCTL的计数使能信号CNT_EN能产生一个1秒脉宽的周期信号，并对频率计的每一计数器CNT10的EN使能端进行同步控制。当CNT_EN高电平时，允许计数；低电平时停止计数，并保持其所计的脉冲数。在停止计数期间，首先需要一个锁存信号LOAD 的上跳沿将计数器在前1秒钟的计数值锁存进各锁存器REG4B中，并由外部的7段译码器译出，显示计数值。设置锁存器的好处是，显示的数据稳定，不会由于周期性的清零信号而不断闪烁。锁存信号之后，必须有一清零信号RST_CNT对计数器进行清零，为下1秒钟的计数操作作准备。 所需的材料 （1）50MHz时钟源两个 （2）拨动开关 （3）7段数码管/液晶显示屏

程序的问题：在2公里，计费会突然跳变，多加0.6元。 1）模拟出租车的运动和停止。直流电机用来模拟出租车的车轮子，使用RW3控制电机转速，使其从停止到高速旋转之间变化。每转动一圈认为是行走1米，每旋转1000圈，认为车子前进1公里。因此，需要检测电机的转动情况，每转一周，计米计数器增加1。 2）计费标准。2公里以内起步价5元，超出部分2元/公里，计费以0.1公里为步进。累计等待时间计费标准为1元/2分钟，不足2分钟的部分不收费。使用按键模块的S1来作为整个系统的复位按钮，每复位一次，计费器从头开始工作和计费。 3）显示方式。当出租车行进时，数码管显示里程数和总计费；当出租车等待时，数码管显示累计等待时间和总计费。总计费以元为单位，使用3位数码管显示,保留1位小数（比如xy.z）、里程数和等待时间均至少保留1位小数，使用4位数码管显示。中间一个数码管显示“-”隔开两组数据。

用VHDL写的计时器，数字电路与逻辑设计实验 原创

资源包含文件：课程设计报告+硬连线控制器指令+源文件 1、设计一个硬连线控制器，和 TEC-8 模型计算机的数据通路结合在一起，构成一个完整的CPU，该 CPU 要求： ① 能够完成控制台操作：启动程序运行、读存储器、写存储器、读寄存器和写寄存器。 ② 能够执行表 1 中的指令，完成规定的指令功能。 2、在 QuartusⅡ下对硬布线控制器设计方案进行编程和编译。 3、在编译后的硬布线控制器下载到 TEC-8 实验台上的 ISP 器件 EPM7128 中去，使 EPM7128 成为一个硬布线控制器。 4、根据指令系统，编写检测硬连线控制器正确性的测试程序，并用测试程序对硬布线控制器在单拍方式下进行测试，直到成功。 5、在调试成功的基础上，整理出设计文件。 ① 硬连线控制器逻辑模块图； ② 硬连线控制器指令周期流程图； ③ 硬连线控制器的硬件描述语言源程序； ④ 测试程序； ⑤ 设计说明书； ⑥ 调试总结。 详细介绍参考：https://blog.csdn.net/sheziqiong/article/details/122395146?spm=1001.2014.3001.5501

有关VHDL的电子时钟的程序的课程设计，分步讲解，比较的详细。

基于VHDL硬件描述语言的基带码发生器程序设计与仿真。包括非归零、单极性归零、双极性归零、交替极性、差分、分相码（曼彻斯特码）等。