数电实验——七段译码器源代码（VHDL）

甘地大学电子专业Ray Ranjan Varghese设计的FPGA实现FFT，采用的是单精度的浮点，采用IEEE745格式的浮点+ROM RAM的方式成功实现FFT，含有设计报告和设计源代码，并有测试文件，真的很不错。

基于CPLD，用VHDL语言编程，实现了一个8*8*8的光立方控制

Xilinx FPGA设计基础(VHDL版).zip

脉搏计 VHDL 设计用十五秒测六十秒的脉搏脉搏计 VHDL 设计用十五秒测六十秒的脉搏

电梯控制器VHDL程序与仿真。 -- --文件名：dianti.vhd。 --功能：6层楼的电梯控制系统。 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity dianti is port ( clk : in std_logic; --时钟信号（频率为2Hz） full,deng,quick,clr : in std_logic; -- 超载、关门中断、提前关门清除报警信号 c_u1,c_u2,c_u3,c_u4,c_u5: in std_logic; --电梯外人的上升请求信号 c_d2,c_d3,c_d4,c_d5,c_d6 : in std_logic; --电梯外人的下降请求信号 d1,d2,d3,d4,d5,d6 : in std_logic; --电梯内人的请求信号 g1,g2,g3,g4,g5,g6 : in std_logic; --到达楼层信号 door : out std_logic_vect

VHDL语言及程序设计.ppt该文档详细且完整，值得借鉴下载使用，欢迎下载使用，有问题可以第一时间联系作者~

大多数硬件设计人员对verilog的testbench比较熟悉，那是因为verilog被设计出来的目的就是为了用于测试使用，也正是因为这样verilog的语法规则才被设计得更像C语言，而verilog发展到后来却因为它更接近C语言的语法规则，设计起来更加方便，不像VHDL那也死板严密，所以verilog又渐渐受到硬件设计者们的青睐。但其实VHDL在最开始也是具有测试能力的，而且它的语法严密，但我们同样可以用它来编写我们的测试文件。大多数硬件设计人员对verilog的testbench比较熟悉，那是因为verilog被设计出来的目的就是为了用于测试使用，也正是因为这样verilog的语法规则才被设计得更像C语言，而verilog发展到后来却因为它更接近C语言的语法规则，设计起来更加方便，不像VHDL那也死板严密，所以verilog又渐渐受到硬件设计者们的青睐。但其实VHDL在最开始也是具有测试能力的，而且它的语法严密，但我们同样可以用它来编写我们的测试文件。

用VHDL语言设计实现基于FPGA的数字频率计.doc

PWM信号发生器 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity Pwm is port( clk: in std_logic; --clk signal wr_n:in std_logic; --write signal addr:in std_logic; --address signal WrData:in std_logic_vector(7 downto 0); --writedata signal PwmOut:out std_logic); --Global signal end Pwm; architecture one of Pwm is signal period:std_logic_vector(7 downto 0); signal duty:std_logic_vector(7 downto 0); signal counter:std_logic_vector(7 downto 0); Begin process(clk,WrData) begin if rising_edge(clk) then if (wr_n='0') then if addr='0' then period<=WrData; duty<=duty; else period<=period; duty<=WrData; end if; else period<=period; duty<=duty; end if; end if; end process; process(clk) begin if rising_edge(clk) then if counter=0 then counter<=period; else counter<=counter-1; end if; if counter>duty then PwmOut<='0'; else PwmOut<='1'; end if; end if; end process; end one;