The LRM of Hardware Description Language - Verilog, for digital electronics circuit design

该代码可以实现任意的奇数偶数分频

lcd_interface.v 的功能大致如下： （一）初起的时候，液晶控制模块对液晶初始化。RAM模块本身也自行初始化。 （二）每隔一段时间，液晶控制模块就会从RAM模块读取图像信息，然后利 用这些信息来驱动液晶的显示。 在51~145行就是液晶控制模块的核心部分。61~114行是 initial_module.v 的部分，然而该功能被使能是在 isStart[1] ，亦即isStart寄存器最高位被拉高的时候才发生。这也就是说，lcd_interface.v 初始化的时候，51~145的“initial function”（液晶初始化功能）就被执行。 在同一个时间20~28行的定时器也开始计数。但是在定时器完成计数之前，在109行，产生了“完成反馈”，亦即“initial fucntion”已经执行完毕。此时在39行，if条件成立 isStart 被清零。 115~145行是“draw function”（液晶绘图功能）。该功能会发生在，当isStart[0]，isStart寄存器的最低位被拉高的时候。每隔25ms的时间在20~28行的定时器都会产生定时，isStart的最低位都会被拉高。换句话说，每隔25ms“draw function”就会被执行。 当“draw function”完成后（140行），就会产生一个“完成反馈”。在同一个时间39行的if条件就会成立，isStart会被清零。 在148行的 Read_Addr_Sig 信号是作为“RAM模块”读取的寻址信号。 在前面，笔者显示了该lcd_interface.v 的扫描频率是 40Hz。如果换做公式来表达的话： T = 1 / F = 1 / 40Hz = 25 ms 这也是20~28行的定时器要每隔25ms产生一次定时的原因。因为每隔25ms，isStart寄存器的最低位就会被拉低，然后“draw function”就会被执行。换句话说，定时器的存在是为了充当“仿顺序操作”模块的“Start_Sig”信号。当然也可以这样说“Start_Sig 和 Done_Sig 都是发生在液晶控制模块的内部”（液晶控制模块自己自动使能自己）。

FPGA Verilog 控制LMX2595

Verilog奇数偶数分频讲解 以及占空比为50%的奇数分频办法

fpga实现modbus的从机功能，支持03和10指令，语言verilog。

RISC_CPU是一个复杂的数字逻辑电路，但是它的基本部件的逻辑并不复杂。从第四章我们知道可把它 分成八个基本部件： 1)时钟发生器 2)指令寄存器 3)累加器 4)RISC CPU算术逻辑运算单元 5)数据控制器 6)状态控制器 7)程序计数器 8)地址多路器 各部件的相互连接关系见图8.2。其中时钟发生器利用外来时钟信号进行分频生成一系列时钟信号， 送往其他部件用作时钟信号。各部件之间的相互操作关系则由状态控制器来控制。各部件的具体结构 和逻辑关系在下面的小节里逐一进行介绍。 8.2.1时钟发生器 时钟发生器 clkgen 利用外来时钟信号clk 来生成一系列时钟信号clk1、fetch、alu_clk 送往CPU 的其他部件。其中fetch是外来时钟 clk 的八分频信号。利用fetch的上升沿来触发CPU控制器开始 执行一条指令，同时fetch信号还将控制地址多路器输出指令地址和数据地址。clk1信号用作指令寄 存器、累加器、状态控制器的时钟信号。alu_clk 则用于触发算术逻辑运算单元。 时钟发生器clkgen的波形见下图8.2.2所示： CLK CLK1 CLKGEN ALU_CLK FETCH CLK CLK1 ALU_CLK FETCH 图1. 时钟发生器 RESET RESET

CAN 2.0B协议控制器的实现，采用verilog语言

tcd1209 verilog 驱动 调整 A/D芯片的增益为1024 ，会出现全是噪声的现象

用verilog语言实现流水灯的从左到右的控制，从pll到time_en到water_led的控制连线过程，较为详细的介绍了新建verilog语言。