数字电路根据逻辑功能的不同特点，可以分成两大类，一类叫组合逻辑电路（简称组合电路），另一类叫做时序逻辑电路（简称时序电路）。 1．组合逻辑概念组合逻辑电路在逻辑功能上的特点是任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关，不涉及对信号跳变沿的处理，无存储电路，也没有反馈电路。通常可以通过真值表的形式表达出来。 2．组合逻辑的Verilog HDL 描述根据组合逻辑的电路行为，可以得到两种常用的RTL 级描述方式。第一种是always 模块的触发事件为电平敏感信号列表；第二种就是用assign 关键字描述的数据流赋值语句。 （1）always 模块的敏感表为电平敏感信号的电路always模块的敏感列表为所有判断条件信号和输入信号，但一定要注意敏感列表的完整性。在always 模块中可以使用if、case 和for 等各种RTL 关键字结构。由于赋值语句有阻塞赋值和非阻塞赋值两类，建议读者使用阻塞赋值语句“=”。always 模块中的信号必须定义为reg 型，不过最终的实现结果中并没有寄存器。这是由于在组合逻辑电路描述中，将信号定义为reg型，只是为了满足语法要求。 （

异步FIFO设计原理与设计方法以及重要问题汇总（包含verilog代码-Testbench-仿真结果）

基于FPGA之低速协议设计实验手稿及源码,包含原理及代码 IIC , ps2 , SPI , uart , VGA

Verilog以太网组件自述文件 有关更多信息和更新： : GitHub存储库： : 介绍 以太网相关组件的集合，用于千兆位，10G和25G数据包处理（8位和64位数据路径）。 包括用于处理以太网帧以及IP，UDP和ARP的模块，以及用于构建完整UDP / IP堆栈的组件。 包括用于千兆位和10G / 25G的MAC模块，一个10G / 25G PCS / PMA PHY模块以及一个10G / 25G组合MAC / PCS / PMA模块。 包括各种与PTP相关的组件，用于实施需要精确时间同步的系统。 还包括利用完整cocotb测试平台。 仅对于IP和ARP支持，请使用ip_complete（1G）或ip_complete_64（10G / 25G）。 要获得UDP，IP和ARP支持，请使用udp_complete（1G）或udp_complete_64（10G / 25G

max10开发板文件，AD格式的，就指它画max10的板子了，分享交流

基于Xilinx （AMD）的Vivado 平台，使用FPGA实现的DDR控制器的工程源码： 1、对外接口打包成了FIFO，对DDR的操作时序大大简化； 2、含例化好了的DDR IP核（接口为native接口），以及示例工程自带的DDR仿真模型； 3、详细的设计源码（含注释），详细的仿真源码、仿真设置和仿真结果； 4、更多说明请参考本人博文《https://wuzhikai.blog.csdn.net/article/details/121841813》。

基于Xilinx （AMD）的Vivado 平台，使用FPGA实现了的MIG IP核配置的工程源码： 1、成功例化并配置好了一个完整的MIG IP核（接口为native接口），及示例工程自带的DDR仿真模型； 2、可以直接对对其进行官方的示例工程仿真； 3、同时自己编写了一个简单的测试模块对MIG IP核进行读写测试，测试无误； 4、更多说明请参考本人博文《https://wuzhikai.blog.csdn.net/article/details/120479764》。

xilinx xdma windows驱动，17_04、18_02、20_05三个版本

精简的FPGA入门电子书。书中内容详细易懂。（针对xilinx的芯片及ISE软件进行实例讲解）

华清远见的《FPGA应用开发入门与典型实例》电子书，非影印高清版本。