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opencores上的通用存储器verilog代码（带文档说明）

SRAM,SDRAM,FLASH通用的控制器模型，可配置使用哪个存储器。

2023-03-12 00:41:02 324KB verilog 存储器

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sublime text 3 verilog 代码高亮和自动提示

2023-02-24 16:16:50 7KB sublime verilog

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AXI verilog 代码及testbench，到手即可直接下载进行波形仿真，方便查看AXI波形时序，学习AXI协议必备

axi_test_top为代码顶层文件，axi_test_top_tb为testbench仿真文件。除了这两个文件外，带slave名字的为AXI 协议从机代码文件，不带的为主机代码。除顶层文件与仿真文件外，AXI协议的实现部分代码为Vivado上自动生成的。

2023-02-14 14:17:14 32KB AXIverilog代码 AXI仿真 AXI波形时序学习

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prbs产生的verilog代码

2023-01-30 23:27:00 8KB prbs

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直方图均衡化 verilog代码 FPGA

FPGA图像处理入门代码灰度直方图的verilog实现

2022-12-16 11:13:43 6KB FPGA 图像处理

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Verilog代码命名六大黄金规则.docx

关于Verilog代码中命名的六大黄金规则，包括：系统级信号的命名、低电平有效的信号、经过锁存器锁存后的信号、模块的命名、模块之间的接口信号的命名、模块内部信号

2022-12-12 15:31:21 15KB Verilog 信号命名

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Verilog代码规范（Word）

一个美女找给我的O(∩_∩)O~，稍微看过了，还不错，提高编写Verilog代码水准

2022-12-12 15:25:55 492KB verilog

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usart的verilog代码

通用串行收发器8251t的verilog代码 8251 , uart , verilog

2022-12-06 09:17:31 15KB usart verilog 代码

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24进制VERILOG代码

24进制VERILOG代码**************************************

2022-11-21 21:03:15 501B 24进制代码

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FPGA控制AD5754实现模数转换 Verilog代码与测试激励

1、 AD5754是16bit数字信号转模拟信号 2、 FPGA与AD5754通过SPI接口通信，SPI时钟clk最大30MHz 3、 AD5754有四路模拟输出 4、目前AD5754采用单极性工作方式 5、按照目前的理解，同轴的速度和电流指令应该同时刷新，根据写时序可以用LDAC引脚控制模拟信号的刷新，需要实际验证一下。 6、实际验证一下CLR信号的效果。 7、 FPGA往DAC写数据的时序接口

2022-09-30 19:51:38 590KB AD5754 FPGA Verilog

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