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FPGA实现Xilinx Vivado DDR控制器(MIG
IP核
)的完整配置及读写仿真的工程源码
基于Xilinx (AMD)的Vivado 平台,使用FPGA实现了的MIG
IP核
配置的工程源码: 1、成功例化并配置好了一个完整的MIG
IP核
(接口为native接口),及示例工程自带的DDR仿真模型; 2、可以直接对对其进行官方的示例工程仿真; 3、同时自己编写了一个简单的测试模块对MIG
IP核
进行读写测试,测试无误; 4、更多说明请参考本人博文《https://wuzhikai.blog.csdn.net/article/details/120479764》。
2023-08-16 20:22:00
232.31MB
fpga开发
网络协议
软件/插件
1
基于verilog编程实现的2048点FFT实现不使用
IP核
,
基于verilog编程实现的2048点FFT实现不使用
IP核
,
2023-04-22 21:30:11
65KB
tcp/ip
综合资源
fpga开发
网络协议
quartus
IP核
license.dat
此 license.dat文件中念有大量
IP核
的资源. 使用方法: 1、用记事本打开.dat文件。 2、开始->运行里输入 cmd 回车 3、输入 ipconfig /all 回车,找到你当前使用的网卡,查看mac address 4、将dat文件中的一串X用mac address替换。 5、打开quartus, 选择工具license setup, 在licese file: 选择.dat文件,注意不要有中文路径。
2023-04-15 00:51:45
19KB
quartusIP核
quartuslicense
1
基于xilinx vivado 的DDR3
IP核
扩展IP FDMA 的使用详解.pdf
本文介绍了基于Xilinx Vivado的DDR3
IP核
扩展IP FDMA的使用详解。FDMA是一个定制的DMA控制器,基于AXI4总线协议。本文主要从IP的设置和使用两个方面进行了详细介绍,使读者能够更好地理解和应用该IP。通过使用FDMA IP,我们可以实现用FPGA代码直接控制DDR3存储器,从而提高系统性能。
2023-04-14 10:41:34
568KB
1
基于verilog HDL 的8051
IP核
开发
Verilog HDL (Hardware Description Language) 是一种硬件描述语言,可以在算法级、门级到开关级的多种抽象设计层次上对数字系统建模。它可以描述设计的行为特性、数据流特性、结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。次例程是基于verilog HDL 的8051
IP核
开发,很好的学习资料。
2023-04-06 15:59:19
298KB
verilog
8051
mcu
单片机
1
基于fpga快速傅里叶变换(FFT)的
IP核
设计(含程序)
快速傅立叶变换(FFT)作为时域和频域转换的基本运算,是数字谱分析的必要前提。传统的FFT使用软件或DSP实现,高速处理时实时性较难满足。FPGA是直接由硬件实现的,其内部结构规则简单,通常可以容纳很多相同的运算单元,因此FPGA在作指定运算时,速度会远远高于通用的DSP芯片。FFT运算结构相对比较简单和固定,适于用FPGA进行硬件实现,并且能兼顾速度及灵活性。本文介绍了一种通用的可以在FPGA上实现32点FFT变换的方法。
2023-03-21 11:07:18
7.98MB
fpga
傅里叶变换(
1
altera sopc ps2键盘
ip核
altera sopc ps2键盘
ip核
,带ps2键盘数据手册,
2023-03-17 14:22:06
208KB
ps2键盘
ip核
sopc
altera
1
Vivado调用DDS
IP核
实现扫频信号
Vivado调用DDS
IP核
实现扫频信号
2023-03-15 20:57:49
18.14MB
FPGA
DDS
1
ZYNQ使用AXI40-HP协议读DDR数据修改后的
IP核
.zip
修改了官方
IP核
,具体介绍见博客
2023-03-01 19:49:48
28.22MB
ZYNQ
FPGA
AXI4
1
通用高精度时钟同步单元的设计方案
根据对时钟同步装置守时误差的分析,提出了一种通过降低测量误差进一步提高守时精度的同步时钟装置设计方案。该方案利用时钟内插方法降低全球定位系统(GPS)秒脉冲周期测量误差,对秒脉冲均值进行余数补偿消除均值计算中的引入误差,从而提高同步时钟装置的守时精度。根据所提方案设计了基于AMBA APB总线的通用高精度同步时钟知识产权(IP)核,并利用ARM Cortex-M0内核在现场可编程门阵列(FPGA)中构建了具有高精度同步时钟IP的片上系统(SoC)进行测试验证。测试结果表明,基于所提方案设计的通用高精度同步时钟
IP核
所生成的同步时钟精度在20 ns以内,守时误差在每小时300 ns以内。
2023-01-22 14:06:10
1.38MB
同步时钟 守时 时钟内插 余数补偿 通用 IP核 片上系统
1
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