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axi_test_top为代码顶层文件，axi_test_top_tb为testbench仿真文件。除了这两个文件外，带slave名字的为AXI 协议从机代码文件，不带的为主机代码。除顶层文件与仿真文件外，AXI协议的实现部分代码为Vivado上自动生成的。

2023-02-14 14:17:14 32KB AXIverilog代码 AXI仿真 AXI波形时序学习

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2023-01-01 15:09:22 58.1MB 16QAM 调制 vivado 仿真

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4位全加器和4位计数器的testbench仿真程序+实例程序包自取

2022-12-21 22:52:24 3KB verilog

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基于Vivado2018的数字基带信号HDB3编译码完整工程文件，带RAM IP核模拟信道，FIR核脉冲成型，可直接testbench仿真

2022-11-24 22:40:12 29.08MB vivado2018 数字基带 编码解码

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怎样用vhdl写testbench

文档讲解了怎样用vhdl写testbench

2022-11-17 14:53:05 13.77MB vhdl testbench

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cordic的verilog实现包含testbench

用veriolg实现16级流水线结构的cordic加速器，该加速器可求出正弦，余弦值。文件中采用了两种测试机制。一种是从外部读取测试向量；另一种是用循环扫描的方式测试。测试结果都已文件的形式输出，并且在控制台上打印。

2022-10-28 14:09:34 74KB cordic 正余弦函数

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用vhdl写testbench

如何用vhdl语言书写testbench文件，帮助你跟好的开发vhdl工程，并进行modelsim仿真测试

2022-09-17 13:21:32 13.77MB vhdl testbench

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AMBA 3 APB接口设计的RTL、Test bench、makefile和tcl文件

博客【Verilog实战】AMBA 3 APB接口设计的RTL、Test bench、makefile和tcl文件

2022-07-07 15:55:47 8KB verilog apb 协议 testbench

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集成电路设计课件：9 testbench编写.ppt

2022-06-30 18:09:14 576KB 集成电路设计

vivado2019.2中通过verilog实现基于FPGA的低通滤波器,并提供testbench测试文件+含代码操作演示视频运行注意事项：使用vivado2019.2或者更高版本测试，用软件打开FPGA工程，然后参考提供的操作录像视频跟着操作。工程路径必须是英文，不能中文。

2022-06-28 10:33:20 65.43MB fpga开发 源码软件 verilog 低通滤波器