verilog-testbench:自动生成Verilog Testbench文件

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自动测试台一个简单的用于编辑verilog的插件。我希望你喜欢它。特征生成组件实例支持verilog-2001语法需要python3 安装 Plug ' kdurant/verilog-testbench ' 用法运行:Testbench生成testbench模板运行:VerilogInstance生成组件实例运行:VerilogInterface生成接口（SystemVerilog）模板运行:VerilogClass生成类（SystemVerilog）模板您可以使用p粘贴它。推荐模块（端口）声明 module spi_slave_core ( input wire clk, input wire rst, input wire spi_

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