这是一个使用MIPS指令集的DLX流水线模拟器，实现了重定向及汽泡功能，采用的是假设分支失败的分支控制技术，功能强大。
2021-05-15 23:44:26
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Vivado下用Verilog编写的带冒险的5级MIPS流水线设计，包含测试文件
2021-04-30 23:00:21
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系统硬件综合设计
设计并实现一个多周期和流水CPU。
1.若干段流水、可以处理冲突。
2.三种类型的指令（R类，I类，J类指令）若干条。
3.CPU指令集（MIPS、ARM、RISC-V等均可）不限
2021-04-29 01:36:31
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本文围绕着指令执行过程中需经历的五个阶段，详细描述了处理器中各阶段的逻辑设计及其相关功能模块的设计。这五个阶段包括：取指令阶段IF，指令译码阶段ID，指令执行阶段EXE，存储器读写阶段MEM，寄存器写回阶段WB。相关模块包括：程序存储器imem，控制单元controller，寄存器堆regfile，算术逻辑单元alu，数据存储器dmem。在完成了CPU的整体逻辑设计后，通过Modelsim仿真软件在所设计的CPU上运行了测试程序，测试输出波形表明了处理器逻辑设计的正确性。
2021-03-09 19:46:53
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带冒险的5级MIPS流水线设计报告，24页十分详细，与资源Vivado下用Verilog编写的带冒险的5级MIPS流水线配合使用
2020-01-03 11:35:12
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计算机组成原理课程作业：使用verilog完成
1、完成四十余条MIPS指令；
2、使用五级流水线；
3、单发射，无cache，无分支预测，使用延迟槽；
4、含测试代码和说明文档。
2019-12-24 03:30:45
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计算机组成原理实验作业，利用modelsim实现CPU流水线工作流程的模拟工作，能够支持加载指令、分支指令、跳转指令的冒险处理，希望给初学者带来一定的帮助。
2019-12-21 21:32:26
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用verilog实现的mips流水线处理器的源代码，包括控制器、算术逻辑单元ALU、数据存储器、指令存储器、寄存器堆、外设单元以及
2019-12-21 18:54:54
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