基于Quartus II的数字系统Verilog HDL设计实例详解》以实例详解的方式介绍以Altera公司推出的QuanusII 9．0为设计平台的FPGA／CPLD数字系统设计。书中的实例包括简单的数字逻辑电路实例、数字系统设汁实例，以及复杂数字系统设计实例，由浅入深地介绍了采用Quanus II进行数字系统开发的没计流程、设计思想和设计技巧。
6 f, K# I n4 {9 R& w8 G: ^/ n《基于Quartus II的数字系统Verilog HDL设计实例详解》适合从事数字系统设计的技术人员阅读，也可作为高等学校电子、通信、自动化等相关专业的教学用书。
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2021-09-11 11:15:45
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1.用VerilogHDL设计实现64bit二进制整数乘法器，底层乘法器使用16*16\8*8\8*32\8*16小位宽乘法器来实现，底层乘法器可以使用FPGA内部IP实现；
2.基于modelsim仿真软件对电路进行功能验证；
3.基于Quartus平台对代码进行综合及综合后仿真，芯片型号不限；
4.电路综合后的工作频率不低于50MHz。
2021-08-23 10:57:08
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基于Quartus II的数字系统Verilog HDL设计实例详解 很经典的书籍！高清！
2021-07-13 14:26:18
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练习一．简单的组合逻辑设计
目的: 掌握基本组合逻辑电路的实现方法。
练习二. 简单时序逻辑电路的设计
目的：掌握基本时序逻辑电路的实现。
练习三. 利用条件语句实现较复杂的时序逻辑电路
目的：掌握条件语句在Verilog HDL中的使用。
练习四. 设计时序逻辑时采用阻塞赋值与非阻塞赋值的区别
目的：1.明确掌握阻塞赋值与非阻塞赋值的概念和区别；
练习五. 用always块实现较复杂的组合逻辑电路
目的: 1.掌握用always实现组合逻辑电路的方法;
练习六. 在Verilog HDL中使用函数
目的：掌握函数在模块设计中的使用。
练习七. 在Verilog HDL中使用任务（task）
目的：掌握任务在结构化Verilog HDL设计中的应用。
练习八. 利用有限状态机进行复杂时序逻辑的设计
目的：掌握利用有限状态机实现复杂时序逻辑的方法；
练习九.利用状态机的嵌套实现层次结构化设计
目的：１.运用主状态机与子状态机产生层次化的逻辑设计；
练习十. 通过模块之间的调用实现自顶向下的设计
目的：学习状态机的嵌套使用实现层次化、结构化设计。
2021-06-30 19:58:31
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基于Quartus II的数字系统Verilog HDL设计实例详解_[周润景 著][电子工业出版社][2010][430页].pdf
2021-06-22 21:16:37
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从被乘数的最低位开始判断，若为1，则乘数左移i（i=0,1...(WIDTH-1)）位后，与上一次和相加；若为0，则乘数左移i位后，以0相加。直至被乘数的最高位。
2021-05-29 21:32:48
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用HDL设计一个多功能数字钟，包含以下主要功能：
1.计时及校时，时间可以24小时制或12小时制显示
2.日历：显示年月日星期，及设定设定功能
3.跑表：启动/停止/保持显示/清除
4.闹钟：设定闹钟时间，整点提示
2021-05-29 09:04:49
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卷积码编码器的Verilog HDL设计，孔晓燕，刘丹谱，卷积码是一种性能优良的差错控制编码。如传输中产生差错的数目在码的纠错能力之内，可以对差错进行定位并自动加以纠正。本文在阐
2021-05-21 14:39:50
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