系统硬件综合设计 设计并实现一个多周期和流水CPU。 1.若干段流水、可以处理冲突。 2.三种类型的指令(R类,I类,J类指令)若干条。 3.CPU指令集(MIPS、ARM、RISC-V等均可)不限
2021-04-29 01:36:31 208KB 系统硬件综合设计 MIPS 流水线 CPU
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里面是制作5级流水线CPU的源代码文件,用的是Verilog编程,Modelsim仿真。程序实现了数据冒险和控制冒险的解决。配套博文:https://blog.csdn.net/WXY19990803/article/details/104008650
2021-04-13 15:38:24 13KB CPU设计 MIPS Verilog
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verilog编写的MIPS五级流水线,实现四十余条指令,使用512B的一级数据cache(高速缓存)。附带测试程序与说明文档。
2019-12-21 21:38:24 361KB verilog cache 流水线 MIPS
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计算机组成原理课程实验:一个MIPS五级流水线CPU 内含全部源代码和实验文档,verilog实现,开发平台为ISE
2019-12-21 21:38:08 369KB CPU VERILOG PIPE LINING
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三级流水线CPU的实现成功在FPGA开发板上通过此CPU实现流水灯的运行。该CPU实现了十多条常用指令,代码中含有指令结构和详细介绍。通过DEBUG分析,最后得到的频率有200多M
2019-12-21 20:57:05 142KB verilo CPU
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流水线cpu的实现,代码调试过了,解决冲突方面改进很多
2019-12-21 20:07:42 797KB cpu
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使用Verilog实现16位5级流水线CPU设计
2019-12-21 19:55:59 2.34MB 5级流水线CPU
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