基于FPGA的CAN总线控制verilog源代码

关于FPGA在解析带有数据包协议的数据存储问题。FPGA先根据数据包协议接收数据并存储到RAM，在接收到完整一包数据后，将数据从RAM转移到FIFO中，后端的数据处理或者数据转发可以直接从FIFO读取。本代码模拟数据写入RAM，然后到FIFO过程。开发环境 Quartus18.1 ，开发语言 Verilog，仿真软件 Modelsim 6.6c

1、用Verilog实现电子万年历的设计，能够显示年月日时分秒，并能够进行闹钟设置； 2、6个七段数码管默认显示时分秒，按键A按第一次，显示切换年月日，按键A按第二次，显示闹钟定时时间，按第三次，返回时分秒显示； 3、在进行相应显示时，通过按键B和按键C实现时分秒、日期、闹钟定时时间的设置。例：按下B第一次，秒显示跳动，然后每按按键C一次，秒显示加1，按下按键B第二次，分钟显示跳动……按下按键B第四次，返回设置的时分秒的显示，并开始走表； 4、通过一个拨码开关定义闹钟设置是否有效（并用一个LED显示）

SDRAM 的突发读写控制 实现连续突发读写知道完成预设长度 手册上要求连续刷新两次 考虑到效率 改为刷新一次（完全可以实现刷新功能）包含初始化功能 tb文件

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克赖恩 FPGA图像处理，连接组件分析-标签 该存储库包含一些用于Image Process的Verilog代码，例如图像过滤，图像平滑，边缘检测，二进制图像腐蚀，膨胀，RGB到HSI的转换以及Connected Component Analysis-Labeling。 对代码进行了详细注释，请阅读注释，您将知道如何使用它。 此处的连接组件分析标签算法是基于FPGA的并行，流水线实时算法。 它只需要缓冲一行图像数据，不需要DDR。 我已经写了两篇有关这些代码的文章，都是中文，但是google translation够了。 “ CCAL.py ”是我制作的Connected Component Labeling算法动画的源代码： “ C＃ ”里的“加水印”是一个可以批量给图片文件加很多水印的小软件 “ FPGA以太网Mac.py ”是FPGA MAC，用python编写的简单GUI使用

2016年TI杯E题---脉冲信号测量仪； ad采集输入信号，测量信号幅度、频率、占空比、上升时间，并通过串口发送STM32。 内附完整quarters工程文件； 测量误差：幅度4‰，频率1‰，占空比1%，占空比5%

基于vga接口的图片显示例程，使用quartus II开发平台。

浮点数转定点数 FPGA Verilog

黑金FPGA demo verilog代码，是综合代码，值得学习