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4位定点除法器EDA verilog HDL 源代码

4位定点除法器，32位的写法也一样，希望verilog HDL 高手指点，初学者参考吧

2021-11-13 15:18:49 203KB 除法器eda verilog HDL

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Verilog HDL高级数字设计源码

2021-11-10 20:23:52 626KB Verilog HDL

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用 case 语句写出比较电路：推出一个 2 位较大数判断电路的真值表

请思考如何用 case 语句写出比较电路：推出一个 2 位较大数判断电路的真值表用 case 语句编写判断电路 1、给出程序 2、给出仿真程序 3、给出 RTL 图 4、给出仿真结果

2021-11-10 18:45:25 207KB FPGA Verilog HDL

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EDAVerilogHDL简易数字钟设计报告.pdf

基于EDAVerilogHDL的简易数字钟设计报告，用quartus ii 实现数字电子钟，可以实现时、分、秒走时，并且可以调整时间，闹钟，整点报时等功能。

2021-11-08 19:30:24 2.98MB verilog hdl 语言编写

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Introduction to Logic Synthesis using Verilog HDL.pdf

2021-11-08 12:17:43 7.82MB Verilog HDL Synthesis

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XHDL 4.21，附带破解

X-HDL 4 is the premier VHDL Verilog translator. Unlike other translators, X-HDL performs intelligent translation of your HDL code, not just syntax conversion.

2021-11-08 02:34:21 19.26MB XHDL VHDL verilog HDL

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verilog HDL TLC5615 dds 程序

verilog HDL TLC5615 dds 程序内涵详细注释，简单易懂

2021-11-04 20:20:59 558KB tlc5615 da dds veirlog

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verilog HDL 编写的DDS（数字频率合成）模块，有注释

verilog HDL 编写的DDS（数字频率合成）模块，有注释 DDS 波形发生 Verilog 数字频率合成 Xilinx

2021-11-04 11:43:00 3KB DDS 波形发生 Verilog 数字频率合成

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Verilog HDL数字设计与综合（第二版）.pdf

2021-11-03 13:36:11 4.94MB Verilog HDL 数字设计

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Verilog HDL多功能数字钟

设置闹钟，整点报时，自动对时，4个数码管分别显示时和分，6个led灯显示秒

2021-11-03 12:13:59 1.02MB Verilog HDL 华中科技大学 多功能数字钟

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