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FPGA优缺点、Verilog HDL与VHDL的优缺点

本文关于FPGA优缺点、Verilog HDL与VHDL的优缺点的总结整理

2021-11-30 19:11:00 81KB FPGA 优缺点 verilog HDL

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华为公司有关用VHDL、Verilog HDL语言设计数字电路的指导书

本资料主要是华为公司内部制定的有关用VHDL、Verilog HDL语言设计数字电路的指导书，主要是技术要求，标准，及规范

2021-11-30 17:37:53 3.46MB 华为 VHDL Verilog HDL

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《EDA技术与Verilog HDL》潘松__ppt课件.rar

verilog hdl的课程ppt资料讲解清楚明确。很容易理解。编译器：Quartus II 12章+附录

2021-11-30 11:13:43 31.18MB ppt verilog hdl

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《Verilog HDL数字控制系统设计实例》-冼进-源代码

2021-11-29 12:49:00 11.78MB Verilog 实例

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Verilog HDL的任意的分频器设计

这是一个基于verilog语言的分频器的设计的代码，在设置的位宽范围以内任意系数的分频器均可以采用本代码。当然，讲寄存器的位宽设置更高，可以继续增加分频系数

2021-11-29 11:27:58 1KB 分频器

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四位全加器的modelisim实现.docx

基于modelsim编写了一个四位二进制全加器的实现代码，适合初学者，附有仿真结果，程序作者编写，测试通过。

2021-11-28 19:32:28 356KB verilog HDL modelsim 数字IC

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用Verilog HDL编写的汉明码校验

用Verilog HDL编写的汉明码校验、此只是一个试验

2021-11-28 15:59:30 171KB 汉明码 校验

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开源项目——多功能数字时钟 verilog hdl

本实例用verilog hdl编写，能实现日前的显示，时钟的显示，跑表，功能强大，通过FPGA开发板测试并能正常工作。文件包括全部工程文件。

2021-11-27 21:02:18 110KB 多功能数字时钟

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可逆计数器（内含文档及Verilog HDL设计代码）

可逆计数器是一种双向计数器，可以进行递增计数，也可以进行递减计数，根据计数控制信号的不同，在时钟脉冲的作用下，计数器可以进行加1或减1的操作。下面描述的是一个位宽为4的可逆计数器，即该计数器在不同控制信号下可以分别实现加法计数和减法计数的功能。

2021-11-26 14:22:35 105KB 计数器

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verilog hdl 一个按键控制一个LED亮

2021-11-25 14:21:57 211B 按键控制LED

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