在maxplus上实现了一个5级流水线的mips cpu，含cache

用VHDL写的I2C控制器，可以读写EEPROM，比较经典。

独立编写的Cordic算法模块，已经通过验证

GITHUB上一个非常好用的SPI开源代码，代码风格极好，注释清晰，结构简单，使用方便，初学者可以作为学习参考，有Verilog和VHDL两个版本。 ------------------------------------------------------------------------------------ // Note: i_Clk must be at least 2x faster than i_SPI_Clk // // Parameters: SPI_MODE, can be 0, 1, 2, or 3. See above. // Can be configured in one of 4 modes: // Mode | Clock Polarity (CPOL/CKP) | Clock Phase (CPHA) // 0 | 0 | 0 // 1 | 0 | 1 // 2 | 1 | 0 // 3 | 1 | 1 -------------------------------------------------------------------------------- // Control/Data Signals, input i_Rst_L, // FPGA Reset input i_Clk, // FPGA Clock // TX (MOSI) Signals input [7:0] i_TX_Byte, // Byte to transmit on MOSI input i_TX_DV, // Data Valid Pulse with i_TX_Byte output reg o_TX_Ready, // Transmit Ready for next byte // RX (MISO) Signals output reg o_RX_DV, // Data Valid pulse (1 clock cycle) output reg [7:0] o_RX_Byte, // Byte received on MISO // SPI Interface output reg o_SPI_Clk, input i_SPI_MISO, output reg o_SPI_MOSI

xact2systemverilog ipxact2rst ipxact2md ipxact2vhdl 该软件采用寄存器组的IP-XACT描述，并生成可综合的VHDL和SystemVerilog软件包以及ReStructuredText文档。 它仅考虑注册银行说明。 该软件不会生成OVM或UVM测试平台软件包。 在example / tb目录中，有一个有关如何使用生成的包的示例。 用法 pip install ipxact2systemverilog ipxact2systemverilog --srcFile FILE --destDir DIR ipxact2rst --srcFile FILE --destDir DIR ipxact2md --srcFile FILE --destDir DIR ipxact2vhdl --srcFile FILE --destDir DIR

VHDL 实现，PS2键盘的接收部分（主机一般很少向键盘发送数据），带FIFO 的。显示通码断码，八个数码管显示。

8B10B编解码FPGA程序

ddr2控制器，在Spartan6芯片上成功运行

VHDL 实现，PS2键盘的接收部分（主机一般很少向键盘发送数据），带FIFO 的。显示通码断码，八个数码管显示。

fpga-fft 基于Bailey四步大型FFT算法的高度优化的流FFT核心： : 数据输入/输出是连续的，帧之间没有间隙。 当前仅支持2的幂次方和定点数据。 资源使用率与Xilinx FFT IP内核相当，对于普通大小，Fmax最多可提高30％。 Zynq-7000 名称 配置 设备 LUT FFs RAMB36 DSP48E1 最大值 fft1024 24b数据，17b旋转，四舍五入 XC7Z010-1 1648年 4087 2个 16 350兆赫 fft1024_wide 32b数据，24b旋转，四舍五入 XC7Z010-1 2508 6096 3 32 310兆赫 fft1024_spdf_wide 32b数据，24b旋转，四舍五入 XC7Z010-1 3259 7101 4 32 310兆赫 fft4096 24b数据，1