Verilog完成8*8贪吃蛇的游戏编码

基于FPGA的LCD液晶驱动，用VHDL语言编的 基于FPGA的LCD液晶驱动，用VHDL语言编的

数字抢答器的VHDL设计代码 数字抢答器的VHDL设计代码

非常详细的介绍了ISE软件的使用，以及如何生成可烧录文件，如何将烧录文件下载到Xilinx开发板，非常傻瓜式的操作。

计数到9999，然后显示 VHDL语言编写

DDR控制器 已通过FPGA 验证 大家不要错过哦

通过vhdl语言实现四位无符号数的加法，四位拨位置数，用数码管输出结果

VHDL同步串口发送部分，基于Xilinx ISE的编程平台

This file with the wavelet transf Mallat implementation of wavelet Verilog hdl code modules for radi Modelsim 6.6 crack, can be used f A written using Verilog DDR2 cont Simple CPU VHDL implementation an Dual-port RAM design, using Veril Verilog language, a hardware-base FPGA embedded project combat, Man Application FPGA, FPGA-chip hardw Mallat implementation of wavelet Layer of one-dimensional wavelet

时钟发生器用于生成不同的时钟信号clock、clk2、fetch与alu_clk，产生的时钟信号clk送往寄存器与状态控制器，时钟信号clk2送往数据控制器与状态控制器，信号fetch送往数据控制器与地址多路器，信号alu_clk送往算术逻辑单元。