题目二 综合与后端设计
选取总代码长度不少于1000行的设计，使用DC工具完成综合，使用ICC工具完成后端设计。
实验说明：
1、工作环境设置：
（1）将/cad/share/work目录拷贝到自己家目录下，
命令为：cp -r /cad/share/work ~
（2）work目录下有两个子目录traffic_light和soc2019（可修改为自己的设计模块名称）分别为两个题目的工作目录。
其中每个目录下有rtl和scripts两个子目录，
完成的rtl代码放置在rtl子目录下。
完成的DC和ICC的脚本文件放置在scripts子目录下。
2、提交数据
（1）实验数据保存在服务器自己目录下的work子目录，以备检查。
（2）实验报告纸质版双面打印。
（3）纸质版实验报告交由各班班长统一收齐交至毅字楼609。
实验一报告提交时间为2019年6月22日上午。
实验二报告提交时间为2019年7月5日上午。
未按时交报告者，每隔过2天相应题目的总成绩降10%，报告必须在放假前提交。
3、实验内容（实验一完成1-3，实验二完成3-4）
（1）使用Verilog语言完成设计；
（2）编写testbench，并使用Synopsys VCS进行仿真验证；
（3）使用Synopsys DC进行综合。
1）在~/work/xxx/scripts目录下，编写约束文件xxx.con，题目一的约束（题目二根据设计报告设置约束参数）如下：
1.创建时钟信号，设定频率为2MHz；
2.时钟信号的source latency为25ns；
3.时钟信号的network latency为13ns；
4.时钟信号的setup uncertainty为[学号最后两位]；
5.时钟信号的transition为22ns；
6.除clk之外的输入信号的最大延迟时间为35ns；
7.除clk之外输入信号使用bufbd1进行驱动；
8.所有输出信号的延迟时间为50ns；
9.输出信号连接负载电容2fF；
10.设置版图的利用率为0.8；
11.设置版图的宽长比为1；
12.所有的输入port在左边，输出port在右边；
2）在script目录下，编写运行脚本dc.tcl，将所有要执行的命令写在该脚本中。脚本中包含，
将report_constraint -all写到文件rc.rpt，
将report_timing写到文件rt.rpt，
将report_area写到文件ra.rpt，
将综合后结果写入.ddc文件中。
3）运行该脚本，完成综合。综合后电路的电路图截屏保存下来。对report进行分析。
（4）使用Synopsys ICC进行版图设计。
1）参考~/work/xxx/scripts/icc.tcl提示，修改完善脚本。
4、实验报告要求（实验一完成1-6，实验二完成4-9）
（1）使用Verilog HDL完成设计。
（2）编写testbench。
（3）VCS完成仿真，对仿真结果进行分析。
（4）编写Synopsys DC综合脚本文件dc.tcl以及约束文件xxx.con。
（5）使用synopsys DC进行综合，给出综合后的报告，包括rc.rpt，rt.rpt，ra.rpt，并分析结果（题目二需要在xxx.v模块中加入io。）。
（6）综合后的电路图。
（7）分析ICC版图设计脚本，根据选择的设计对该脚本进行修改完善。
（8）floorplan，place，cts，route，finish各步骤版图截图。
（9）Route之后的timing和physical分析。
2021-07-21 19:02:40
1.5MB
实验一：二输入与非门的版图设计、验证以及后仿真
1） 使用Cadence Schematic画二输入与门电路图，(W/L)P=4um/0.6um， (W/L)N=2um/0.6um；
2） 使用Cadence Virtuoso Layout XL设计版图：(W/L)P=4um/0.6um，(W/L)N=2um/0.6um；
3） 使用Calibre工具进行DRC、LVS验证；
实验二：电阻的版图设计
1） 请自行选择使用库中的电阻，设计如下8K、4K、2K和1K电阻串联的版图；
2） 完成DRC和LVS；
3） 注意这组电阻之间的匹配以及dummy电阻的添加。
2021-07-21 19:02:39
4.41MB
1、将示例电路中的电阻更换为 15k，对电路进行 DC 分析，请问该电路能获
得的最高增益是多少？对应的输入直流电压为多少？
增益A=1.431\1.313=1.09
Vin=1.313v
2、将示例电路中晶体管按比例放大至 W/L=4u/700n, 在输入为 1.2V 的情况
下做 DC 分析，请比较尺寸改变前后晶体管工作点中的关键参数有何变化？
原来的关键参数点：
4u/700n关键参数点：
2021-07-21 19:02:39
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1、对示例电路进行瞬态仿真时，输入信号采用阶跃信号（Vpwl），阶跃信号
从 990mV 阶跃到 1010mV，上升（或下降）时间设置为 1ns。给出输入输出信号
的仿真波形； 分析输出信号建立到约最终值 63% 时对应的建立时间；这一建立
时间与示例中 AC 仿真中的-3dB 频率有何关联，通过仿真和计算说明。
说明：
Voutmax=1.033V
Voutmin=759.2mV
Vout63%=916.27mV
对应的建立时间t=0.5013ns
-3dB对应的频率为1345.360MHz
f=1/t=1956.236MHz
这一建立时间与示例中 AC 仿真中的-3dB 频率近似
2、将示例中电路的负载电阻更换为二极管连接形式的 P 管，尺寸为
W/L=20u/350n，通过直流扫描找到增益最大的工作点。在此工作点下进行瞬态
仿真（输入采用正弦波）及交流仿真，比较该交流仿真得到的增益结果与示例中
得到的增益大小。
电路图：
2021-07-21 19:02:38
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1、 在对示例中的电路进行零极点分析后，通过必要的仿真确认输出极点及输入极点的值分别为多少？
答：如下所示
电路图
输入极点仿真结果
得到输入极点值为-1.19、-2.35、-7.73
输出极点
由图可得，输出极点值为-8.96、-1.19、-2.35、-7.73.
2、 若将示例中负载电阻改为 10k 和 30K，通过仿真分析电路的零极点及输
出噪声有何变化。观察输出噪声积分区间为（1Hz，100kHz）（1MHz，100MHz）时噪声的主要来源有何不同?
当负载电阻为10K：
2021-07-21 19:02:38
3.41MB
一、 运放原理图及Symbol 建立
1. 最大增益为：49.29；输出偏置电压为2.03V；对应的输入offset为：-1.852e-3V
规定输出的偏置电压为2.124V
衰减到-3dB后，差模取值的范围为：-0.027~-0.016V
输出摆幅为：921.34mV~2.47V
2、功耗为：653.758uW
3、相位裕度为87.67（Deg），单位增益频率为：144.148MHz。
4、共模增益Acm=4.580e-8，所以CMRR=49.2958
2021-07-21 19:02:37
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一、一阶工艺参数的提取
1. Bsim4 模型中的 mos 管共包含多少个参数？
答：297
2. 找到栅氧化层厚度 toxref，计算单位面积的栅氧化层电容（介质为 SiO2，
计算结果以 fF/μm2为单位）。
答：Cox=11.5fFd/um^2
3. 低压 NMOS（cell name 为 nmos2，model name 为 nch）尺寸为 10μ/0.18μ，
漏源电压为1.8V，在栅源电压分别为1V和1.5V时仿真出器件的漏电流。
在此两组数据的基础上根据长沟道模型计算出 unCox(W/L)及 VTHN
答：栅源电压为1V时，如图
栅源电压为1.5V时，如图
由公式id=1/2unCoxw/l(VGS-VTH)^2可以得到：
VTH=1.2V
4. 根据第 3 问得到的参数，在漏源电压为 1.8V，栅源电压为 1.2V 时重新计
算漏电流的大小。将此结果与仿真结果进行比较，误差为多少？
答：Vds=1.2V时，仿真如图
由id=1/2unCoxw/l(VGS-VTH)^2可得到id=2.99mA 误差为0.19mA.
二、共源级放大器设计
1. 设计一个电流源做负载的共源级，如下图所示。
要求供电电压 1.8V，电流源提供的偏置电流为 0.35mA，输入管为 NMOS，
要求器件面积尺寸尽可能小，低频增益不小于 30。
2021-07-21 19:02:36
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一、扫描栅源电压获取相关曲线。按照下图拓扑搭建电路。
二、扫描漏源电压获取相关曲线。对下图电路进行直流分析 ，进行扫描。获取以下曲线。
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带隙基准电路的设计
1、设计电路图：
2. 温度系数仿真结果：
3. 线性灵敏度的仿真结果:
附加：流镜自偏置电路设计：
1. 电路设计：
2. 温度系数仿真结果：
2021-07-21 19:02:35
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全差分运算放大器的设计
根据运放要求，直流增益大于 80dB ，单位增益带宽大于 50MHz ，单边输出摆幅大于 0.9V ，设计为共源共栅级联与共源极两级全差分运算放大器
2021-07-21 19:02:34
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