西北工业大学 SOC设计实践实验报告二.docx

题目二 综合与后端设计 选取总代码长度不少于1000行的设计，使用DC工具完成综合，使用ICC工具完成后端设计。 实验说明： 1、工作环境设置： （1）将/cad/share/work目录拷贝到自己家目录下， 命令为：cp -r /cad/share/work ~ （2）work目录下有两个子目录traffic_light和soc2019（可修改为自己的设计模块名称）分别为两个题目的工作目录。 其中每个目录下有rtl和scripts两个子目录， 完成的rtl代码放置在rtl子目录下。 完成的DC和ICC的脚本文件放置在scripts子目录下。 2、提交数据 （1）实验数据保存在服务器自己目录下的work子目录，以备检查。 （2）实验报告纸质版双面打印。 （3）纸质版实验报告交由各班班长统一收齐交至毅字楼609。 实验一报告提交时间为2019年6月22日上午。 实验二报告提交时间为2019年7月5日上午。 未按时交报告者，每隔过2天相应题目的总成绩降10%，报告必须在放假前提交。 3、实验内容（实验一完成1-3，实验二完成3-4） （1）使用Verilog语言完成设计； （2）编写testbench，并使用Synopsys VCS进行仿真验证； （3）使用Synopsys DC进行综合。 1）在~/work/xxx/scripts目录下，编写约束文件xxx.con，题目一的约束（题目二根据设计报告设置约束参数）如下： 1.创建时钟信号，设定频率为2MHz； 2.时钟信号的source latency为25ns； 3.时钟信号的network latency为13ns； 4.时钟信号的setup uncertainty为[学号最后两位]； 5.时钟信号的transition为22ns； 6.除clk之外的输入信号的最大延迟时间为35ns； 7.除clk之外输入信号使用bufbd1进行驱动； 8.所有输出信号的延迟时间为50ns； 9.输出信号连接负载电容2fF； 10.设置版图的利用率为0.8； 11.设置版图的宽长比为1； 12.所有的输入port在左边，输出port在右边； 2）在script目录下，编写运行脚本dc.tcl，将所有要执行的命令写在该脚本中。脚本中包含， 将report_constraint -all写到文件rc.rpt， 将report_timing写到文件rt.rpt， 将report_area写到文件ra.rpt， 将综合后结果写入.ddc文件中。 3）运行该脚本，完成综合。综合后电路的电路图截屏保存下来。对report进行分析。 （4）使用Synopsys ICC进行版图设计。 1）参考~/work/xxx/scripts/icc.tcl提示，修改完善脚本。 4、实验报告要求（实验一完成1-6，实验二完成4-9） （1）使用Verilog HDL完成设计。 （2）编写testbench。 （3）VCS完成仿真，对仿真结果进行分析。 （4）编写Synopsys DC综合脚本文件dc.tcl以及约束文件xxx.con。 （5）使用synopsys DC进行综合，给出综合后的报告，包括rc.rpt，rt.rpt，ra.rpt，并分析结果（题目二需要在xxx.v模块中加入io。）。 （6）综合后的电路图。 （7）分析ICC版图设计脚本，根据选择的设计对该脚本进行修改完善。 （8）floorplan，place，cts，route，finish各步骤版图截图。 （9）Route之后的timing和physical分析。